跟着小梅哥初学FPGA ，vivdao开发平台，二选一多路选择器。-CSDN博客

本文链接：https://blog.csdn.net/weixin_42553916/article/details/115913794

今天正式开始自己的FPGA自学之路，由于导师项目需要，xilinx ZYNQ 7系列的板子，vivado软件平台进行开发，所以自己也直接学习vivado软件开发的板子，我自己学习所用的开发板是xilinx ZYNQ 7010。我是一边看小梅哥的视频，一边看自己的开发板的教程来一步步学习，通过博客来记录学习，过程，也是自我的一种监督，初次接触FPGA，所写博客过程中肯定有很多不足，或者错误的地方，若有同行发现错误，忘指出，相互学习，共同进步。

第一次是看了小梅哥视频后，自己重新编写二选一多路选择器。记录过程比较粗糙，请谅解。

1、二选一多路选择器有三个输入，一个输出。如图所示：

当sei == 1,out =a;

当sel= 0 ，out= b;

我们再用verilog语言编写程序时，先定义端口，然后定义好输入与输出。最后用一个条件语句来表示二选一多路选择器assign out = (sel ==1)?a:b;，和C语言一模一样。

Verilog代码如下图所示

module mux_2(
        a,
        b,
        sel,
        out

    );
     input a;
        input b;
        input sel;
        output out;
    assign out = (sel ==1)?a:b;
endmodule

代码写完后，如下图所示，编译，链接，没有问题之后，接下来进行仿真。

初学verilog一定要重视仿真，我们可以利用仿真，来验证我们写的程序是否达到目的，我们还要学会如何看仿真图。

并且一定要动手写仿真代码。仿真对于我们调试程序来说，十分重要，并且一定要去自己动手写。

二选一多路选择器的仿真代码下，具体的Verilog语法请自己查看书籍，这里我们拥有三个输入，按照排列组合，输入就有8种情况。

module mux_2_tb();
     reg s_a;
     reg s_b;
     reg sel;
     wire out;

//第一个mux_2必须和我们的模块名称相同，第二个随便取
mux_2 mux_2(
        .a(s_a),
        .b(s_b),
        .sel(sel),
        .out(out)
    );

    initial begin
    s_a = 0;s_b =0;sel = 0;
    #200;      //#200表示延迟，这个仅仅在testbench 中，表示激励延迟200ns。
    s_a = 0;s_b =0;sel =1;
    #200;
    s_a = 0;s_b =1;sel = 0;
    #200;
    s_a = 0;s_b =1;sel = 1;
    #200;
    s_a = 1;s_b =0;sel = 0;
    #200;
    s_a = 1;s_b =0;sel = 1;
    #200;
    s_a =1;s_b =1;sel = 0;
    #200;
    s_a = 1;s_b =1;sel = 1;
    #200;
   $stop;
    end
endmodule