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RSS订阅原创 征战FPGA之制作FLASH烧写用的bin文件
本文记录了制作基于ZYNQ等含有PL端(FPGA)和PS端(ARM)的bin文件，用于烧写flash以上电自启动程序。这里将不叙述基于单一的PL端(FPGA)的bin文件制作，有需要的读者可以自行寻找。1、首先在Vivado编写完自己的PL端程序，完成“综合(Synthesis)”，“实现(Implementation)”和“生成比特流(Generate Bitstream)”之后，在vivado左上角点击File->Export->Export Hardware，在随后的界面中勾选“Incl
2021-02-01 10:33:18
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原创 FPGA学习之路——遇到的问题及解决办法（持续更新）
1、问题：使用vivado 2018.3对开发的例程进行仿真时出现问题：**ERROR [Common 17-69] Command failed. Simulation for PR Flow is not supported.**如下图所示：分析及解决：这个问题主要是PR（Partial Reconfiguration，局部重配置）流不支持仿真，其中，PR的相关知识请参考该篇文章：谈谈赛灵思的局部重配置技术。Vivado设置当前工程为PR模式的一个标志是在Flow Navigation->P
2021-01-31 23:34:03
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原创 征战FPGA之使用IP核dds_compiler获取任意频率时钟和正余弦波形
一、前言上一篇博客中介绍了使用IP核clk_wiz生成任意频率的时钟，但涉及到低频率时钟时采用分频方法有点麻烦，现采用IP核dds_compiler来获取任意频率的时钟而不需要进行分频。DDS(Direct Digital Synthesis，直接数字频率合成)一般用于产生各种频率的波形，包括正弦波、余弦波和三角波等，也可以产生任意频率的时钟，而且频率误差在10Hz以内，本篇文章讲解产生115200的时钟频率（实测频率为115207，误差为7Hz）和9600的时钟频率（实测频率为9600Hz，误差为0）。
2020-11-26 21:36:18
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原创 征战FPGA之使用clk_wiz的IP核获取任意频率时钟
一、前言clk时钟在FPGA开发中具有举足轻重的作用，不管是串口UART，HDMI还是对各种视频编码芯片的驱动等都用到了clk。最近也在学习FPGA的跨时钟域，因此想着先学习一下FPGA的时钟生成。采用IP核clk_wiz可以直接生成的时钟频率范围最大可到4.687MHz-800MHz，而无法直接生成低频率的时钟，为了解决这个问题，可采用时钟分频的方法间接生成。例如，串口用的最多的一个频率是115200，此时可将该频率倍频至clk_wiz可生成的时钟频率范围内，这里取11.52MHz，然后再对该频率进行一
2020-11-25 14:24:18
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原创 基于STM32的正弦波上下变频
前段时间需要使用到正弦波的变频，于是就把野火哥的程序拿来进行了相应的改造和升级。改造完之后，觉得放到这里也许，大概，可能会有那么一点用处，于是……（上变频为例）首先，就是采集待变频的正弦波的频率。这一步呢，需要用到定时器的捕获/比较功能，相关的知识请移步野火哥的相关教程。简单讲就是，当正弦波的幅值超过一个幅度时被认定为高电平，否则为低电平。当定时器采集到高电平时开始计时，采集到下一个高电平时停...
2019-08-15 00:04:22
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原创 详说插件SQL Explorer的安装
刚刚在安装eclipse的一个插件SQL Explorer（SQL Explorer的作用在这里就不说了）。就是安装这个插件，花费了几个小时，不是说很难，很复杂；相反的，很简单的几步就装好了，只不过网上的教程什么的讲得很浅显，对于初学者来说简直就像看天书一样。下面就以我的经历来和大家探讨SQL Explorer的安装。这第一步呢，当然得下载SQL Explorer啦，是吧？那从哪里下呢？别急啊，...
2019-04-30 23:10:21
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空空如也
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