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原创 遇到一个vivado警告

警告如下:WARNING: [BD 41-1284] Cannot set parameter SUGGESTED_PRIORITY on port /hdcp14_irq这是什么警告,优先级无法设置?在官方问答社区搜到了一看:啥影响也没有?那为什么vivado要报错,vivado什么鬼报错能力!...

2021-12-24 14:24:11 1548

原创 device

看起来很规整很漂亮的“时钟域?”,好整齐的设计啊!

2021-12-23 10:16:07 235

原创 verilog debug 记录2

干了一件马虎的事情,把usb转jtag的线接到uart,还奇怪为什么无法连接到设备烧录,报错“disconnect_hw_server localhost:3121”,研究了三四分钟的驱动是否正常。对自己无语死了。

2021-10-13 16:31:09 365 1

原创 verilog debug 记录1

今天写HDLBites练习时,偶然发现,仿真时间精度设置为1ns时会出现的仿真错误如下图。遇到类似这种错误,就是仿真时间单位或精度的设置问题,图里的“错误提示”,不会定位到这个问题。...

2021-10-12 11:51:52 239

原创 【待改】验证

开始了解设计领域,接触到基本的testbench。后来逐步了解扩展到验证领域,进一步了解到验证中的逻辑设计功能验证和板上功能实施测试。逻辑功能验证逻辑功能验证,比如第一步,仿真,仿真默认门是无延迟的,可以在仿真前设置门的平均延迟时间,仿真会更加准确。综合布线,生成了线路延时之后,仿真更加准确。本文为乱写,不为正确性负责。...

2021-07-23 16:38:33 133

原创 【待改】跨时域问题处理办法——主题是避免竞争和亚稳态

打两拍格雷码异步双口ram

2021-07-22 19:47:00 231

原创 锁存器(latch)、触发器(FF)、存储器(REG)

锁存器(latch)为什么FPGA中要时常避免锁存器产生?1、锁存器对毛刺不敏感,很容易在信号上产生毛刺;2、没有时钟信号,不容易进行静态时序分析。正是因为这两个原因,我们在FPGA设计时,尽量不用锁存器。当然,目前网上还有一种说法是FPGA中只有LUT和FF的资源,没有现成的Latch,所以如果要用Latch,需要更多的资源来搭出来。但这一观点,是错误的!!——。触发器(FF)触发器(Flip-Flop,简写为 FF),也叫双稳态门,又称双稳态触发器。在中国台湾及中国香港译

2021-07-22 16:47:35 4552

原创 FPGA有限状态机(封面为某动画视频的状态机)

fsm分为摩尔型和米莉型。Mealy状态机的输出与当前状态和输入信号都有关,所以会受到输入的干扰,可能会产生毛刺(Glith)的现象,所以我们通常在做FPGA系统电路设计的时候使用Moore型状态机。摩尔型和米莉型可以无损互转化。本文仅作为个人笔记使用,文章大量参考了现有资料,同时包含不负责任的个人感悟。...

2021-07-14 18:14:25 115

原创 tsn用触发器丰富的FPGA实现,有利于tsn的时间控制表现。

tsn中的时间标签在verilog中可能会表现为时间数据头向量。十的负九次方秒在十进制下可以用九位数表示,可能只需要二进制下三十位数来表现,而信号定义为512位都是正常操作

2021-07-12 12:13:12 484

原创 用Sublime写verilog代码

sublime好用简单首先,Sublime虽然名义上收费,但是官方支持无限试用,如果弹窗提示你支付,关了就好,所以等于免费。其次,Sublime支持跨平台,同时支持Windows、Linux、Mac OS X等操作系统。再次,sublime功能强,插件强,不需要学习易用性强。sublime安装及插件安装、使用直接运行安装后,打开Sublime Text3,按下快捷键 Ctrl+Shift+P启动可执行命令框,输入package,选择Install Package Control;

2021-07-07 17:16:35 2590

原创 FPGA或ASIC中的传播延迟

时序技术与普通数字电路可见电路长度不同,fpga和asic中的信号传输可能会经历“绕远路”的事情,到处都有成千上万的细线,所以实际将电线的物理长度加在一起时,它们很容易超过一英尺长( 经验法则是,信号可以在一纳秒内传输一英尺(30cm光速罢了)的导线。)两种方法可以调整时序降低延时:一是重定时Retiming技术,可以均衡各个模块之间关系,重新调整,以降低最大路经延时;二是流水线技术(Pipeling),将数据逐级放进。保持时间和建立时间传播延迟是信号在两个触发器之间通过所花费的

2021-07-06 18:49:10 695

原创 Verilog中的生成(generate)功能

待填坑

2021-07-06 18:44:27 334

原创 环境管理器的意义——以Python相关软件安装为实例

Miniconda简介Miniconda是一款小巧的python环境管理工具,安装包大约只有50M多点,其安装程序中包含conda软件包管理器和Python。Miniconda是在 conda(一个包管理器和环境管理器)上发展出来的。为什么需要管理环境呢?比如你在A项目中用了 Python 2,而新的项目B老大要求使用Python 3,而同时安装两个Python版本可能会造成许多混乱和错误。这时候 conda就可以帮助你为不同的项目建立不同的运行环境还有很多项目使用的包版本不同,比如不同的p

2021-07-03 16:21:23 134

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