征战FPGA之使用clk_wiz的IP核获取任意频率时钟

最新推荐文章于 2024-10-24 11:27:07 发布
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分类专栏： FPGA 文章标签： 嵌入式 fpga
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一、前言

clk时钟在FPGA开发中具有举足轻重的作用，不管是串口UART，HDMI还是对各种视频编码芯片的驱动等都用到了clk。最近也在学习FPGA的跨时钟域，因此想着先学习一下FPGA的时钟生成。采用IP核clk_wiz可以直接生成的时钟频率范围最大可到4.687MHz-800MHz，但无法直接生成低频率的时钟，为了解决这个问题，可采用时钟分频的方法间接生成。例如，串口用的最多的一个频率是115200，此时可将该频率倍频至clk_wiz可生成的时钟频率范围内，这里取11.52MHz，然后再对该频率进行一百分频即可得到115200的频率。又如要生成9600的频率，可先倍频至9.6MHz，再将clk_wiz生成的频率进行一千分频即可得到9600的时钟频率。采用这种方法理论可以得到任何频率的时钟，而且误差在10Hz以内。经过实测，生成的115200时钟误差为4Hz，生成的9600时钟误差为2Hz，精度较高。（本文使用的软件为Vivado 2018.3，硬件为ZedBoard(xc7020clg484-1)，语言为Verilog。）

二、过程

**1、**首先建立一个空的工程，建立过程这里不详细说明，有需要的小伙伴可以查一下教程。随后在左上角找到Flow Navigator->PROJECT MANAGER->IP Catalog，并左击即可打开导入IP核的窗口。在Search栏输入clk，并选择我们需要到的IP核。如下图所示。

最低0.47元/天 解锁文章
征战FPGA之使用IP核dds_compiler获取任意频率时钟和正余弦波形
weixin_42621475的博客
11-26 5830
一、前言 上一篇博客中介绍了使用IP核clk_wiz生成任意频率的时钟，但涉及到低频率时钟时采用分频方法有点麻烦，现采用IP核dds_compiler来获取任意频率的时钟而不需要进行分频。DDS(Direct Digital Synthesis，直接数字频率合成)一般用于产生各种频率的波形，包括正弦波、余弦波和三角波等，也可以产生任意频率的时钟，而且频率误差在10Hz以内，本篇文章讲解产生115200的时钟频率（实测频率为115207，误差为7Hz）和9600的时钟频率（实测频率为9600Hz，误差为0）。
基于FPGA实现时钟
qq_64667604的博客
11-21 1747
通过设置四个界面：时钟，计时器，闹钟，设置时钟并且都可以对他们时分秒位进行设置，闹钟现象为红灯闪烁。（具体的实现出来自己通过引脚图找到那几个按键和拨码开关对应代码自己玩一下）引脚配置（可以直接对着我配，有想法想换引脚可以对着下面的引脚图换）拨码和按键开关对应引脚还有led引脚，时钟信号引脚等看上一篇博客。底层模块clock_generation。底层模块digital_display。底层模块clock_display。底层模块key_filiter。底层模块alarmclock。数据手册查找相应引脚。
如何在 Zynq PS 端使用 wiz_clk 动态配置：
ls1300005的专栏
07-06 1056
在 Vivado 中生成 Bitstream，并导出硬件描述文件（例如，用于 PetaLinux 的 .hdf 文件）。在 PetaLinux 中，编写一个 C 程序（例如 clock_config.c），以动态配置 wiz_clk。配置 Clocking Wizard (wiz_clk) 以根据您的硬件需求生成所需的时钟。首先，您需要在 Vivado 中创建一个包含 wiz_clk 的设计。使用 PetaLinux 创建一个项目，并使用导出的硬件描述文件。
FPGA学习之锁相环生成不同频率时钟（quartus中用锁相环分频或者倍频能够有效减少时钟发生部分的代码量，也可以实现任意时钟频率。）
qq_43811597的博客
09-16 5640
1.创建锁相环测试文件 点击IP Catalog图标，如图选择到ALTPLL 双击ALTPLL命名为my_pll,并选择verilog，然后点击ok 系统时钟为50M，所以这里改为50，然后点击next 一直点击next到这个界面，并且配置如图，选择外部时钟频率，并改为25M，然后点击next 这里是设置第二个时钟频率，设置为100M，然后点击next 一直点击next到这个界面，选择my_pll_inst.v文件，这个是调用IP核的端口，然后点击finish 2.编写
基于FPGA的可调数字钟设计
mc_012345678的博客
05-14 9731
在此特别感谢哔站up主甘第发布的FPGA企业实训课（基于FPGA的数字钟设计）教学视频，让一个FPGA小白开始了第一个FPGA设计开发流程。本设计参考了这个教学视频，在此基础上添加并修改了一些代码，完成了这个小小的不带任何功能的数字时钟。 初次学习FPGA，初次学习发布博客，如有错误，请指正！！！ 一、设计功能 本设计主要实现可调的数字时钟。具体功能如下： （1）首先实现的功能是：秒计时到59后，分钟加1；分钟计时到59后，小时加1；小时计时到23后，复位，
FPGA代码实现分频和pll分频后的时钟的使用
m0_68413251的博客
01-18 2825
分频时钟的使用
Xilinx FPGA clk_wiz IP使用
黑客三遍猪
03-17 1942
作者 QQ群：852283276 微信：arm80x86 微信公众号：青儿创客基地 B站：主页 https://space.bilibili.com/208826118 使用 注意一点，其中Drives选项，BUFG我开始忘记选择了，总是编译报错，
FPGA实现的多功能数字钟设计教程
weixin_33240461的博客
10-24 2187
本文还有配套的精品资源，点击获取 简介：FPGA，作为可编程逻辑器件，适用于根据需求定制硬件电路。本文介绍基于FPGA的多功能数字钟设计，结合VHDL编程语言和硬件设计，实现具有多种功能的时钟装置。文中详细说明了数字钟的核心知识点，包括VHDL语言在硬件描述中的应用、数字钟的基本功能实现、计数器与分频器设计、显示驱动处理、复位和时钟同步机制，以及在FPGA上的实现和测试调试...
MEION:时钟IP核与分频电路信号波形观察问题
构建数字通信技术理论与实践之间的桥梁
03-17 446
Ｑ： Ａ：时钟IP核输入输出的频率都有一定的范围。只能产生一些固定的频率时钟信号，不具备产生任意时钟频率的能力。且输入输出时钟的频率一般为Ｍ级。当系统中的时钟频率较低时，（不到Ｍ级），一般不采用ＩＰ核的方式生成所需频率的时钟信号，而采用计数器分频的方式。 ...
FPGA知识基础之--clocking wizard ip核的使用以及modelsim与vivado联合仿真
2301_76707170的博客
08-05 3318
IP核，全称知识产权核（Intellectual Property core），是在集成电路（IC）设计中可重用的功能模块，其存在形式通常为逻辑单元或芯片设计的可重用模块。这些模块经过预先设计、验证并具备特定的功能，可以被授权给不同的设计者使用，以加速芯片设计过程，提高设计效率，并降低开发成本。IP核是半导体产业中用于ASIC（专用集成电路）或FPGA（现场可编程门阵列）中的预先设计好的电路功能模块。它们可以被视为构建复杂芯片设计的“积木”。
xilinx - clk-wiz-ds709手册
07-09
xilinx - clk-wiz-ds709手册
FPGA最大运行速度
zyp626的博客
05-03 2652
FPGA设计必需考虑的三大指标：面积，速度，功耗，三者之间通常是相约制衡，此消彼长的关系。本文将对其中的速度进行解析，分析设计中最大的运行速度该如何获取以及提高最大运行速度。
STM8各时钟CLK_CCO口输出频率观察
u013581207的博客
05-08 3747
这里要使用CLK_CCO口输出波形，根据官方参考手册需要将CLK_CCO口配置成上拉输入或者推挽输出。 这边使用的是STM8s105K4最小系统板，所以使用PD0口作为CLK_CCO输出，这里设置PD0为推挽输出。 寄存器版： 在这里插入代码片 库函数版： ``` 在这里插入代码片 ``` 2.时钟频率选择： 使用内部默认的时钟频率HSI/8输出到CLK_CCO口(复位后时钟控制器自动...
FPGA学习笔记(二):clk IP核的使用
菜yuan~的博客
11-14 8145
FPGA的简单学习笔记
时钟分频IP核-Clock Wizard(clk_wiz)
hb_wxz的博客
10-25 9115
以下博客有比较详细的介绍： 分频IP介绍：http://blog.sina.com.cn/s/blog_9d3389b60102xfsr.html
vivado clocking wizard设置0.036MHz时钟输出
SuperHRG的博客
05-22 711
原理：Fout=Fvoc/Divide，VCO频率最低600MHz，因为CLKOUT4_CASCADE勾选，所以clk_out5和clk_out7的除数级联，因此clk_out5输出频率最低为600MHz/128/128=0.036MHz。
vivado代码编写——倍频（使用IP核）
u011565038的博客
02-18 4830
FPGA的倍频用代码来实现比较复杂，简单的方法就是使用PLL核。 PLL全称是Phase Locked Loop，即锁相环，是一种反馈控制电路。PLL对时钟网络进行系统级的时钟管理和偏移控制，具有时钟倍频、分频、相位偏移和可编程占空比等功能。 打开工程FreDivDou， 点击PROJECT MANAGER中的IP Catalog， 在IP Catalog的Search中输入clock，双击下面出现的FPGA Feathers and Design——Clocking——Clocking
Xilinx的clocking wizard_时钟输出接普通I/O口遇到的问题以及需要注意的问题
emperor_strange的博客
10-29 5990
一开始是使用了clocking wizard 想分出来2个时钟来输出（CLK_50M和MCLK），并且再用产生的一个时钟生成其他信号输出，结果一开始就报错，提示不可以用做输出。然后没有直接输出MCLK信号，而是将次信号做了个寄存器缓存再输出，然而综合却出现了错误： WARNING:Place:1205 - This design contains a global buffer instance,...
vivado2021：在clock wizard里自动约束过的时钟不需要再手动写xdc约束
weixin_39116907的博客
06-07 1671
在clock wizard里自动约束过的时钟不需要再手动写xdc约束
clk_wiz ip核的reset
最新发布
03-28
### 关于 `clk_wiz` IP 核复位的相关问题 在 FPGA 设计中，`clk_wiz` 是 Xilinx 提供的一种用于生成时钟信号的核心模块。它支持多种功能，包括倍频、分频以及多路输出时钟的生成。然而，在实际设计过程中，可能会遇到与 `clk_wiz` 复位相关的配置或问题。 #### 1. **复位信号的功能** `clk_wiz` 的复位输入通常标记为 `resetn` 或类似的名称，这是一个异步低电平有效的复位信号。当此信号被拉低时，核心内部的状态机会被初始化，并重新启动 PLL 锁定过程[^4]。如果未正确配置复位逻辑，则可能导致以下问题： - 输出时钟可能处于不确定状态。 - PLL 可能无法锁定目标频率。 #### 2. **复位信号的设计注意事项** 为了确保 `clk_wiz` 正常工作，需注意以下几个方面： - **复位宽度**：复位脉冲应保持足够的长度以使核心完成其内部状态的初始化。一般建议至少维持两个输入时钟周期的时间[^3]。 - **同步机制**：由于复位信号通常是全局分布的，可能存在亚稳态风险。因此，推荐通过两级寄存器对其进行同步处理后再传递给 `clk_wiz` 模块[^2]。 ```verilog // Verilog 示例：对复位信号进行同步化 module reset_sync ( input wire clk, input wire async_resetn_in, // 异步复位输入 output reg sync_resetn_out // 同步后的复位输出 ); reg intermediate_reset; always @(posedge clk or negedge async_resetn_in) begin if (!async_resetn_in) begin intermediate_reset <= 1'b0; sync_resetn_out <= 1'b0; end else begin intermediate_reset <= 1'b1; sync_resetn_out <= intermediate_reset; end end endmodule ``` #### 3. **常见错误及其解决方案** 以下是几个常见的复位相关问题及对应的解决方法： - **问题**: 在某些情况下，即使提供了复位信号，PLL 仍然未能成功锁定。 - **原因**: 这可能是由于复位时间不足或者外部条件不稳定引起的。 - **解决办法**: 增加复位持续时间和稳定性检测电路。 - **问题**: 如果系统中有多个独立工作的时钟域，如何协调它们之间的复位？ - **原因**: 不同时钟域之间存在潜在的竞争关系。 - **解决办法**: 需要在每个时钟域内单独实现同步化的复位逻辑，并确保所有关键路径均受到保护。 #### 4. **测试与验证策略** 对于涉及复杂时序的应用场景来说，充分的仿真和硬件调试至关重要。可以通过以下方式来验证复位行为是否正常： - 添加波形观察节点以便监控关键信号的变化情况； - 利用 ILA (Integrated Logic Analyzer) 工具捕获现场数据流并分析异常现象； - 对不同温度等级下的性能表现进行全面评估。 --- ###
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