FPGA学习
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verilog实例(一)
几个经典的简单例程一、 /*四选一多路选择器 */ module MUX41a(a,b,c,d,s1,s0,y); input a,b,c,d; input s0,s1; output y; reg y;//变量有两种,寄存器类型(reg)和线型(wire),没有特意定义的,一般默认为wire类型 //只能对寄存器类型端口赋值 always@(a,b ,c ,d ,s...原创 2018-09-11 16:25:38 · 13424 阅读 · 1 评论 -
verilog学习(一)概述
PS:本系列参考夏宇闻老师的Verilog数字系统设计jiao教程,意在对verilog形成基础的体系,留作将来查询参考,请大家多指教。 硬件描述语言(HDL,hardware description language)是一种形式化方法来描述数字电路和系统的语言。数字电路系统的设计者利用这种语言可以从上层到下层(从抽象到具体)逐层描述自己的设计思想用一系列分层次的模块来表示极其复杂的数字...原创 2018-10-02 17:58:34 · 31970 阅读 · 2 评论 -
verilog学习(二)语法之数据基础篇
一、关于模块Verilog 的基本设计单元是“模块” (block)。一个模块是由两部分组 成的 ,一部分描述接 口,另一部分描述逻辑功能 ,即定义输入是如何影响输出的 。 如图,verilog 程序包括 4 个主要部分 : 端 口定义 、I/ O 说明、内部信号声明和功能定义 。 引用模块的两种方式:...原创 2018-10-03 15:01:37 · 2093 阅读 · 0 评论 -
verilog学习()关于同步状态机
状态机是许多数字系统的核心部件,是一类重要的时序逻辑电路。通常包括三个部分:一是下一个状态的逻辑电路,二是存储状态机当前状态的时序逻辑电路,三是输出组合逻辑电路。通常,状态机的状态数量有限,称为有限状态机(FSM)。由于状态机所有触发器的时钟由同一脉冲边沿触发,故也称之为同步状态机。 根据状态机的输出信号是否与电路的输入有关分为Mealy 型状态机和Moo...原创 2018-10-07 22:04:04 · 888 阅读 · 0 评论