1065 A+B and C (64bit)

在这里插入图片描述
题意
给出三个整数A,B,C,如果A+B>C,则输出true;否则,输出false。
分析
由于longlong的范围是[-263,263),因此题目中给出的两个整数相加有可能会溢出(正溢出或负溢出),直接进行大小判断会造成错误,在计算机组成原理中会指出,如果两个正数之和等于负数或是两个负数之和等于正数,那么就是溢出。对于溢出后的具体范围,可以进行如下分析:
①当A+B≥263时,显然有A+B>C成立,但A+B会因超过long long的正向最大值而发生溢出。由于题目给定的A和B最大均为263-1,故A+B最大为264-2,因此使用而发生正溢出long long存储正溢出后的值的区间为[-263,-2] (由(264-2)%(264)=-2可得右边界)。所以当A>0,B>0,A+B<0时为正溢出,输出true

②当A+B<2时,显然有A+B<C成立,但A+B会因超过long long的负向最小值而发生负溢出。由于题目给定的A和B最小均为2,故A+B最小为-2,因此使用long long存储负溢出后的值的区间为[0,263)(由(-264)%264=0可得左边界)所以,当A<0.B<0,A+B≥0时为负溢出,输出false。

③在没有溢出的情况下,当A+B>C时,输出true;当A+B≤C时,输出false。

参考代码

#include<cstdio>
int main(){
    int T,tcase=1;
    scanf("%d",&T);
    while(T--){
        long long a,b,c;
        scanf("%lld%lld%lld",&a,&b,&c);
        long long res=a+b;
        bool flag;
        if(a>0&&b>0&&res<0) flag=true;
        else if(a<0&&b<0&&res>=0) flag=false;
        else if(res>c) flag=true;
        else flag=false;
        if(flag==true){
            printf("Case #%d: true\n",tcase++);
        }else{
            printf("Case #%d: false\n",tcase++);
        }
    }
    return 0;
}
来源于《算法笔记》。代码简单的不能在简单了,精华。
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好的,我可以为您提供一个简单的Verilog代码和Testbench来实现这个8位7功能算术逻辑部件。代码如下: ``` module alu( input [7:0] A, input [7:0] B, input Ci, input [2:0] op, output reg [7:0] D, output reg CF, output reg ZF ); reg [3:0] A_add, B_add; reg [4:0] A_sub, B_sub; reg [7:0] A_and, A_or, A_xor, A_nor; assign A_add = {1'b0, A}; assign B_add = {1'b0, B}; assign A_sub = {1'b0, ~A, 1'b1}; assign B_sub = {1'b0, B}; assign A_and = A & B; assign A_or = A | B; assign A_xor = A ^ B; assign A_nor = ~(A | B); always @(*) begin case (op) 3'b000: D = A_add + B_add + Ci; 3'b001: D = A_add + B_sub + Ci; 3'b010: D = A_add + B_add + Ci; 3'b011: D = A_add + B_sub - Ci; 3'b100: D = A_and; 3'b101: D = A_or; 3'b110: D = A_xor; 3'b111: D = A_nor; endcase CF = D[8]; ZF = (D == 0); end endmodule ``` Testbench模块: ``` module alu_tb; reg [7:0] A; reg [7:0] B; reg Ci; reg [2:0] op; wire [7:0] D; wire CF; wire ZF; alu dut( .A(A), .B(B), .Ci(Ci), .op(op), .D(D), .CF(CF), .ZF(ZF) ); initial begin $dumpfile("alu_tb.vcd"); $dumpvars(0, alu_tb); #1; // 功能控制: 000:A + B; 001:A – B; 010:A + B + Ci; 011:A - B - Ci; 100:A & B; 101:A # B; 110:A @ B; 111:A @ B; A = 8'b01010101; B = 8'b10101010; Ci = 0; op = 3'b000; #1; if (D !== 8'b00000000 || CF !== 1'b1 || ZF !== 1'b0) begin $display("ADD, ERROR"); end else begin $display("ADD, OK"); end op = 3'b001; #1; if (D !== 8'b11111111 || CF !== 1'b0 || ZF !== 1'b0) begin $display("SUB, ERROR"); end else begin $display("SUB, OK"); end op = 3'b010; Ci = 1; #1; if (D !== 8'b00000000 || CF !== 1'b1 || ZF !== 1'b0) begin $display("ADC, ERROR"); end else begin $display("ADC, OK"); end op = 3'b011; Ci = 1; #1; if (D !== 8'b11111111 || CF !== 1'b0 || ZF !== 1'b0) begin $display("SBC, ERROR"); end else begin $display("SBC, OK"); end op = 3'b100; #1; if (D !== 8'b00000000 || CF !== 1'b0 || ZF !== 1'b1) begin $display("AND, ERROR"); end else begin $display("AND, OK"); end op = 3'b101; #1; if (D !== 8'b11111111 || CF !== 1'b0 || ZF !== 1'b0) begin $display("OR, ERROR"); end else begin $display("OR, OK"); end op = 3'b110; #1; if (D !== 8'b11111111 || CF !== 1'b0 || ZF !== 1'b0) begin $display("XOR, ERROR"); end else begin $display("XOR, OK"); end op = 3'b111; #1; if (D !== 8'b00000000 || CF !== 1'b0 || ZF !== 1'b0) begin $display("NOR, ERROR"); end else begin $display("NOR, OK"); end #10; $finish; end endmodule ``` 在这个Testbench中我们进行了所有功能的测试,并通过比较输出结果和预期结果来判断是否正确。如果正确,输出“功能名称, OK”,否则输出“功能名称, ERROR”。其中,CF表示进位标识位,ZF表示零标识位。 希望这个代码能够帮到您,如果还有其他问题,请随时提出。
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