FPGA学习
工科路上奋斗的小白
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verilog-基础语法一
过程快包括’always‘块和’initial‘块‘assign’连续赋值语句常用来描述组合逻辑‘always’块既可描述组合也可时序(内部顺序执行,两个块并行执行)(所有块和赋值连续赋值语句都是并行执行)wire型数据经常用来表示assign指定的组合逻辑信号,输入输出默认为wire型数据reg型数据经常用来表示always模块(中被赋值的信号必须为reg型)中指定信号(一般代表触发器...原创 2019-05-28 15:47:16 · 240 阅读 · 0 评论 -
verilog--串并转换
(1)四输入单输出的并串转换模块:module b_c(clk,rst_n,en,d,q);input clk,rst_n;input [3:0]d;output reg en;output reg q;reg [3:0]count;reg [3:0]data;always @(posedge clk or negedge rst_n)begin if(rst_n==0...原创 2019-06-05 21:10:58 · 16378 阅读 · 4 评论