verilog-基础语法一

一、过程快包括’always‘块和’initial‘块；连续赋值语句
①‘assign’连续赋值语句常用来描述组合逻辑
②‘always’块既可描述组合也可时序（内部顺序执行，两个块并行执行）；由多个电平触发always块时，只要其中一个发生变化，都会执行一次程过程块
③所有块和赋值连续赋值语句都是并行执行

二、数据类型
①wire型数据经常用来表示assign指定的组合逻辑信号，输入输出默认为wire型数据，入变量必须为wire型，不能定义为reg型
②reg型数据经常用来表示always模块（中被赋值的信号必须为reg型）中指定信号（一般代表触发器）
三、位拼接运算符：{某几位，某几位，…} (常用在移位寄存器中)
四、forever语句用来产生周期波形，作为仿真测试信号，必须写在initial块中