verilog中for循环与generate for区别

generate-for只针对于module、reg、net、assign、always、parameter、function、initial、task等语句或者模块，而for只针对于非例化的循环。

generate-for语句：
1、generate-for语句必须用genvar关键字定义for的索引变量；
2、for的内容必须用begin end块包起来，哪怕只有一句；
3、begin end块必须起个名字

在开始仿真前，仿真器会对生成块中代码进行确立展开，展开后的仿真代码中生成变量genvar不复存在。

module top(
input [9:0] in,
output [9:0] out
)
genvar i
generate
	for(i=0;i<10;i=i+1)
		begin: reverse
			assign out[i] = in[9-i];
		end
endgenerate

endmodule

引用时：reverse[0].out，reverse[1].out，reverse[2].out，，，，reverse[9].out。

其他：

generate
	if ..
	else ..
endgenerate

generate
	case(N)
	1: ..
	2: ..
	default: ..
endgenerate

for循环语句：

module top(
input [9:0] in,
output [9:0] out
)

integer i;
always@(*) begin
	for(i=0;i<10;i=i+1) begin: 
		out[i] = in[9-i];
	end
end

endmodule