分享
超级会员免费看
向兴
要站在巨人的肩膀上进步！
专业即芯片设计、算法实现。芯片设计就是电路设计，算法实现就是数学实现。
万物互联可通过电路设计实现，各种算法、大模型可通过数学实现。
展开
-
数字IC前端设计-必备基础知识
解决数字必备基础知识原创 2022-11-15 22:10:14 · 49 阅读 · 0 评论 -
verilog写rom，采用端口排序顺序例化
采用端口排序顺序例化，是一种端口例化的方法，但不是我们常用的端口例化方法。常用的端口例化方法，是按照端口名进行例化。原创 2023-09-04 19:10:34 · 766 阅读 · 0 评论 -
转载-ROM、RAM存储器原理详解以及DRAM、SRAM、SDRAM 、FLASH存储器的介绍
解决rom与ram的区别问题。转载 2023-09-04 18:59:12 · 1867 阅读 · 0 评论 -
转载-【Verilog】ROM & RAM
解决rom和ram的问题转载 2023-09-04 16:02:35 · 194 阅读 · 0 评论 -
双端口的RAM模型，在相同地址位置上，读出的数据和写入的数据是相同的，但可能存在时间的先后。
解决：双端口ram一个地址，读这个地址的数据就是写入这个地址的数据。转载 2023-08-30 19:48:34 · 337 阅读 · 0 评论 -
根据波形1使用verilog来解读电路功能（两个输入a、b，一个输出c），有两种解读角度，优先认为第1种角度电路实现电路要求：异或功能
从波形图中解读电路的异或功能实现！原创 2022-11-04 23:10:42 · 572 阅读 · 0 评论 -
根据波形2使用verilog来解读电路功能，异或功能（两输入一输出），与波形1不同，输出和输入直接对应，这是因为在测试信号中没有使用clk来进行移位。
输出与输入对应输出，这是在测试代码中是直接赋值的！原创 2022-11-04 23:48:27 · 383 阅读 · 0 评论 -
同时确定一个2分频和7分频电路，用verilog语法描述从src_pls（该脉冲信号来自clk_src）到dst_pls（该脉冲信号来自clk_dst）的逻辑功能。
解决一个电路中出现的双分频器问题！原创 2022-11-05 02:06:13 · 285 阅读 · 0 评论 -
使用verilog设计一个3/2分频电路，解读波形图，首先设计一个计数器src_pls
解决前仿真问题！原创 2022-11-05 03:37:29 · 664 阅读 · 0 评论 -
原子半导体第7题：请使用超过一种方法去写一个可综合的Verilog代码去选择一个64个输入数据给输出。
请使用超过一种方法去写一个可综合的Verilog代码去选择一个64个输入数据给输出。原创 2022-11-18 12:37:27 · 246 阅读 · 0 评论 -
原子半导体第10题：状态机，编辑一个可综合的状态机verilog代码，假定复位状态是S0.
解决状态机跟计数器每个计数相关的verilog问题！原创 2022-11-18 12:34:42 · 234 阅读 · 0 评论 -
数字IC前端设计流程及详细解释
解决数字IC前端设计的流程和每个环节的作用问题！原创 2022-11-09 15:15:55 · 2064 阅读 · 0 评论 -
面试问题-理解数字后仿，其次针对性理解数字后仿中的sdf文件（约束文件）的作用
主要解决sdf文件的问题，解决数字后仿的问题！原创 2022-11-08 23:09:12 · 1419 阅读 · 0 评论 -
CMOS电路基础知识，包括NMOS、PMOS，以及由它们构成的非门、与非、或非等门电路，和版图绘制（L-edit16.3）
解决CMOS管的构成和版图绘制问题！原创 2022-11-08 17:00:56 · 3422 阅读 · 0 评论 -
辉芒微电子-使用verilog实现一个或门的电路。
或门，延时一个clk解决！可在门级网表中，添加寄存器解决；可在测试代码中，添加寄存器解决!原创 2022-11-07 15:05:18 · 743 阅读 · 0 评论 -
解决Verilog中的generate_for问题，就是生成多个块，其区别于for块。
解决generate...for问题原创 2022-11-04 16:53:48 · 957 阅读 · 0 评论 -
Verilog编写FSM有限状态机来检测序列11011，则输出1；可对序列进行重复检测
FSM捕获随机序列：11011原创 2022-11-03 17:49:41 · 1147 阅读 · 0 评论