【文献阅读03】1.5F2/bit非线性sub-tera级别0TNR忆阻器阵列的高可靠两级电荷泵读机制

最新推荐文章于 2024-11-07 14:12:51 发布

葡萄杨

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标题：Highly Reliable Two-Step Charge-Pump Read Scheme for 1.5 F2 /Bit Nonlinear Sub-Teraohm 0TNR

时间/来源：2017年/台湾成功大学

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在所有新型存储器中，ReRAM单元比Flash提供更快的写速度且消耗更少的功耗。随着3D堆叠技术的发展，3D非易失存储器正经历良好发展从而来满足新应用的需求。本文提出了1.5F2bit非线性sub-tera（10^12^）欧姆的垂直ReRAM（V-ReRAM）和一个感知超高电阻的读通路，不仅可以精准感知sub-pico（10^(-12)^）安倍的电流，而且可以减少漏电流效应。基于150nmCMOS工艺和产业技术研究中心的0晶体管4ReRAM垂直晶体管后端工艺流程，制造了2Kb V-ReRAM宏单元。所提的读机制与常用的非易失存储器的读出电流镜相比增加了8倍的感知余量。此外，存储bit大小比1TNReRAM的V-ReRAM要好。

引言

基于目前大数据时代对电子设备的小型化要求，最大化存储容量与最小化所需面积是首要的挑战。非易失存储器的的一个新兴类型是ReRAM；ReRAM在速度和功耗方面高于Flash存储器。最近，ReRAM工艺技术以发展到用3D堆叠技术增加阵列密度。图1展示了ReRAM架构的逐渐发展。图1中abcd的存储阵列中分别有9，9，18，24个单元。
两种阵列结构通常被用于V-ReRAM：0TNR，1TNR；0TNR不包括访问作为选通们的晶体管。因此，0TNR比1TNR在面积上有优势。为了实现0TNR的功能，需使用不同的电压来确定哪个单元被选中、半选中或未选中。另一方面，单元中选通门的缺失副作用是半选中单元的漏电流。漏电流会影响感知放大器的精度。因此，减少半选中单元的漏电流是至关重要的。我们使用提出sub-tera欧姆级别的0T4R V-ReRAM与每1.5F²/bit来降低半选的漏电流和bit尺寸。
sub-tera欧姆的V-ReRAM在读出非常低的漏电流增加了一个新的挑战。传统的读机制很容易失效。几个非易失存储器的使用基于电流镜单端或差分的读机制来放大感知电流。一个电流镜可放大感知电流从而增加感知余量、速度和可靠性。如果感知电流非常小（nA或者几百pA电流），电流镜晶体管的栅电压变得非常小。小于阈值电压的Vgs使得晶体管工作在截止区。因此，电流镜机制并不适合在几百MΩ甚至GΩ高输入电阻的V-ReRAM器件。低读出电流问题带来了严重的感知错误并影响了sub-TΩ V-ReRAM可靠性。
其他读出机制，如消除失调双极Flash ADC或电流感知模式的Flash ADC，也会有同样的问题。本文提出了一个新型高可靠的读机制来克服sub-TΩ的V-ReRAM引起的困难。
本文剩下部分结构如下：第2部分描述了sub-TΩ 0T4R V-ReRAM阵列设计。第3部分描述了针对超高电阻的新型和高可靠性的读机制；第4和5部分则分别描述了仿真和物理测试结果。最终结论在第6部分中展示。

第2部分

sub-TΩ 0T4R V-ReRAM阵列
所提的2Kb 0T4R阵列包括4 rank。图2展示了1个rank的架构，包括8个bank共512单元。1个bank有16个垂直电极（VE）和4个水平电极（HE）来组成64bit的小阵列。当存储器被访问时，从8个bank中同样的VE和HE中得到8bit的数据。
表1展示了所提的V-ReRAM器件特性。V-ReRAM在低阻时有高度的非线性。当电流从VE流向HE时，称为set操作（HRS到LRS）。相反地，电路从HE流向VE时为reset操作。写时间要求100ns，比Flash存储小很多，因为Flash存储需要数十ms来擦除，数十us来编程。此器件有超低功耗的漏电流，因为半选择的单元有sub-TΩ的电阻。这对需要低功耗的电流十分适用。值得注意的是在读操作期间，V-ReRAM设器件需要一端时间稳定的读电压（至少需要80ns给到VE）来读出期望的阻值。
表2列举了写和读操作施加在VE和HE上的具体电压。写和读操作需要3种电压源：4.5V，2V，1V。对于读操作，选通器选择了4个HE中的1个来读出数据。当写数据到选中单元时，VE和HE之间的压降提供了状态转换电压。对于同一个VE上未被选中的单元，VE和HE之间的压降必须小于状态转换电压，典型值应小于状态转换电压的一半。因此，未选择的单元可被看成半选择的单元。为了减小所需要的功耗，一个2V的电压源可被一个4.5V一半电位的源所替代。
图3(a)和（b）展示了当从{VE2，HE3}单元读取数据时系统的漏电流，在图中用红色、3D和平面标记。用绿色标记的单元代表了同一个HE上被半选择的单元；半选择的单元上的电压导致了流向HE3漏电流I_S。HEn上的单元越多，H3上的漏电流越多。随后，读电流I-R经历了严重的干扰。标记为黄色的单元也表示半选择的单元，但其漏电流流向HE1不会影响H3的感知电流，这是因为MUX不连接HE1通路；标记为蓝色的单元两端电压为0，不会影响漏电流。
第3部分将介绍所提出的两阶电荷泵读机制来避免漏电流的干扰。

第3部分

本节描述电路设计和两阶电荷泵读机制及其测量控制。
电路设计：图4展示了所提出的两阶电荷泵读机制，包含一个电压分压器，放电器，预放大器，电容，采样耦合比较器和数据锁存器。电容值为100fF，由MOS管制造。ER（resistor）代表1个分压电阻，也可作为额外的ReRAM低阻单元使用，或者作为一个额外的电阻。设计的关键想法是，读操作可被分为两个阶段：排除漏电流干扰和增加读余量。第1个感知阶段（参考感知阶段）读取所有半选择单元HE（n）的漏电流；第2个感知阶段从全选和其他半选单元读出电流。在两个感知阶段，预放大器检查累积电压差别来决定电压是否超过阈值电压。因为2个感知周期相的未选单元的漏电流均被观测到，电压相减可消除此类漏电流。读机制因而可以确定全选单元的数据类型。
表2展示了当{VE2，HE3}被访问时的电压设置。读操作解释如下：在第1个感知阶段，所有的VE和HE均为1V，选中的HE3通过MUX连接到感知放大器；在第2个阶段，选中的VE2设为2V，其他VE保持1V，所有未选择的HE在第2阶段为1V。
图5展示了两阶电荷泵的操作波形。假设标定电压为1.8V。SAP信号可开关两个阶段的操作哦。两个感知阶段在1个时钟周期的正负阶段完成。在进入两个感知阶段之前，电路必须被初始化。初始化有4个目标：1）DISC信号开启使得晶体管M1开启从而对SV结点进行放电。2）施加电压时ReRAM阻值单元必须稳定，由于存储耐久度的问题，阻值可能会发生变化。因此，VE必须被施加时间足够长的电压信号从而得以从期望的阻值中恢复。如图2的I-V曲线所示。3）SAP信号使得ISV和C+信号被隔离。4）对于第1阶段的初始化操作，CLK信号使得结点C-为VM电压，VM电压即为预放大器的转换阈值电压。
在2个感知阶段中，SV电压为V-ReRAM阵列和ER的分压电压。图6（a）展示了结点C+和C-在两个阶段的电压大小。由于传输门的反馈通路，C-电压处于VM状态。来自所有半选单元的额漏电流使得C+结点的电压高于C-结点的VM电压。当执行第2个感知阶段，CLK关闭使得传输门的反馈通路关闭，释放C-结点的电压。因为电容必须处于与阵列单元电压相同。图6（b）展示了第2个阶段C+，C-的电压大小。尽管大小不同于第1阶段，但差值不变。图中可观察到C-是否耦合超过VM。当感知HRS时，电荷泵抬升电压超过VM，SA_out信号输出0.相反，感知LRS时，C-信号不超过VM，SA_out信号输出1。

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