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原创 HMC7044 SPI配置过程（未完。。。）
上位机发送ADDR+DATA，锁存入FPGA内部寄存器 da_data,在da_start0时，把da_data存入parrel_data，在da_start1时，开始发送parrel_data参考7044write processing，数据在sclk下降沿时改变，在上升沿保持module PLL_config( adsp_clk, //250MHz ref_freq, ...
2019-11-14 19:54:50
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原创 vivado约束
一、扇出解决FPGA高扇出问题1. 寄存器复制寄存器复制是解决高扇出问题最常用的方法之一，通过复制几个相同的寄存器来分担由原先一个寄存器驱动所有模块的任务，继而达到减小扇出的目的。通过简单修改代码，如图3所示，复制了4个寄存器：din_d0、din_d1、din_d2、din_d3，din_d、din_d0、din_d1、din_d2分别驱动2个DSP48E1，din_d3驱动3个DSP48...
2020-01-03 16:49:24
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原创 XILINX PCIE DMA/Bridge Subsystem for PCI Express （XDMA）
Descriptor描述符作用：指定DMA传输中，source，destination 和传输长度。由driver产生且存储在host memory中，格式：(PG195-Page25)The DMA has Bit_width * 512 deep FIFO to hold all descriptors in the descriptor engine. Thisdescript...
2019-12-05 17:41:43
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原创 $test$plusargs/$value$plusargs
VERILOG的参数可以用define和parameter的方式定义，这种方法要求我们在编译前将变量必须定义好，编译完成之后再也不能修改；然而，有时候我们在进行仿真时，需要从外部传递参数，这个要求怎么满足呢？我们来看下$test$plusargs和$value$plusargs的功能，首先来看一个简单的例子：`timescale 1ns/1psmodule tb;reg[2...
2019-11-14 19:55:24
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原创 fork join
initialbegin........end之间的语句都是顺序执行，特别中间有延迟时间时，就是顺序累加的结果。initialfork.....join之间的语句都是并行执行的，特别是延迟时间也是并行的，不是相互累加的结果。...
2019-11-14 19:55:18
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原创 ultrascale+&ultrascale resourses
BANK 分类High-performance(HP), high-density (HD),and high-range (HR) I/ObanksReferenceUG471: 7 Series FPGAs SelectIO Resources User GuideUG571: UltraScale Architecture SelectIO Resources User Guide...
2019-11-13 16:00:32
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原创 vivado加速FLASH配置操作
Flow Navigator>Project Manager>Settings>Project Settings>Bitstream>Configure additional bitstream settings>Configuration >Configuration Rate(Mhz)具体速率看FLASH datasheet...
2019-11-12 21:10:23
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空空如也
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