xilinx debug

最新推荐文章于 2023-10-17 09:45:14 发布

Diamond wei

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分类专栏： FPGA

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1、xilinx ILA不用抓IBUF IOBUF 之前的输入信号
2、直接从pad进入的信号不能用ila（待确认）

3、(* equivalent_register_removal="{yes|no}" *) reg a;

4、routing很慢可能是跨时钟造成的

1、当RTL代码修改较少时，使用增量编译功能可以提高工程的编译速度。

2、在控制台输入命令：set_param general.maxThreads 4，使用4个线程对工程进行编译。vivado默认是使用2个线程编译工程，也可以加到8个线程，不过你的计算机需要提供8线程功能，通常使用4个线程即可。再输入命令：get_param general.maxThreads，可以查看工程编译的线程数量。

3、优化RTL代码，对跨时钟域（CDC）的路径进行约束，减少vivado的编译负担。vivado默认对所有的路径，包括跨时钟域的路径进行分析，这样会使vivado在布线时遇到困难，导致工程编译时间变长。本人之前接收了一个工程项目，如果对时钟不加约束，则需要1到2小时才能编译完，加上约束后，只需要十几分钟便编译结束。之前的ISE默认对跨时钟域的路径不进行分析，而vivado却分析了所有路径，所以可以对这些路径添加约束如set_false_path、set_max_delay等，对有把握的跨时钟路径设置伪路径，提高编译速度。

4、在vivado的综合、实施设置中，还有综合、实施的策略可以选择，不同的策略会产生不同的综合、实施效果。可以根据不同的需求来选择。
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