![](https://img-blog.csdnimg.cn/2019091813595558.png?x-oss-process=image/resize,m_fixed,h_224,w_224)
FPGA
FPGA学习随笔
八爪鱼!
杂学小菜鸡,看心情发随笔。
展开
-
Vitis_HLS设计流程
Vitis_HLS设计流程 Vitis_HLS 输入: 用C或者C++写的C函数。 添加RTL黑箱函数中描述的带有RTL黑箱内容的C函数。 指定时钟周期、时钟不确定性和设备目标的设计约束。 指导合成过程实现特定的行为或优化的指令。 C测试平台、在综合之前需要模拟C函数的相关文件 ,以及使用C/RTL联合仿真验证RTL的输出。 Vitis_HLS 输出: 编译的目标文件(.xo)。 该输出允许您创建编译后的硬件函数,以便在Vitis应用程序加速开发流程中使用。当作为编译过程的一部分从Vitis工具原创 2022-03-03 16:54:54 · 530 阅读 · 0 评论 -
2021-10-10
pragma HLS bind_op #pragma HLS bind_op variable=<variable> op=<type>\ impl=<value> latency=<int> //将pragma放在定义变量的函数体中的C源代码中。 variable= 定义要将BIND_OP pragma赋给的变量。 op= 指定变量的操作类型。 impl= 定义要用于指定操作()的实现。 latency= 定义将操作类型绑定到实现的默认延迟。 ...原创 2021-10-10 17:05:40 · 218 阅读 · 0 评论