Vitis_HLS设计流程

Vitis_HLS设计流程

Vitis_HLS 输入：

• 用C或者C++写的C函数。
• 添加RTL黑箱函数中描述的带有RTL黑箱内容的C函数。
• 指定时钟周期、时钟不确定性和设备目标的设计约束。
• 指导合成过程实现特定的行为或优化的指令。
• C测试平台、在综合之前需要模拟C函数的相关文件 ，以及使用C/RTL联合仿真验证RTL的输出。

Vitis_HLS 输出：

• 编译的目标文件(.xo)。

该输出允许您创建编译后的硬件函数，以便在Vitis应用程序加速开发流程中使用。当作为编译过程的一部分从Vitis工具流调用时，或者作为自底向上流中的独立工具调用时，Vitis HLS会生成此输出。

• 硬件描述语言(HDL)格式的RTL实现文件。

由Vitis HLS生产的RTL IP可在Verilog和VHDL标准中使用，并且可以使用Vivado设计套件合成和实现到Xilinx设备中。

• 报告文件。

仿真、综合、C/RTL联合仿真和生成输出的结果生成的报告。