操作系统——精髓与设计原理 第一章复习题&习题

复习题

1.1 列出并简要地定义计算机的四个主要组成部分

主存储器：存储数据和程序
算术逻辑单元：能处理二进制数据
控制单元：解读存储器中的指令并且使他们得到执行。
输入\输出设备：由控制单元管理

1.2定义处理器寄存器的两种主要类别

用户可见寄存器：优先使用这些寄存器，可以使机器语言或者汇编语言的程序员减少对主存储器的访问次数，对于高级语言而言，由优化编译器负责决定把哪一些变量应该分配给主存储器。一些高级语言，如c语言，允许程序员建议编译器把哪些变量保存在寄存器中。
控制和状态寄存器：用以控制处理器的操作，且主要被具有特权的操作系统例程使用，以控制程序的执行。

1.3一般而言，一条机器指令能指定的四种不同的操作是什么？

处理器——寄存器：数据可以从处理器传送到存储器，或者从存储器传送到处理器。
处理器——I/O：通过处理器和I/O模块间的数据传送，数据可以输出到外部设备，或者从外部设备输入数据。
数据处理：处理器可以执行很多关于数据的算术操作或逻辑操作。
控制：某些指令可以改变执行的顺序。

1.4什么是中断？

中断：其他模块（I/O，存储器）中断处理器正常处理过程的机制。

1.5多中断的处理方式是什么？

处理多中断有两种方法。第一种方法是当正在处理一个中断时，禁止再发生中断。第二种方法是定义中断的优先级，允许高优先级的中断打断低优先级的中断处理器的运行。

1.6内存层次的各个元素间的特征是什么？

存储器的三个重要特征是：价格，容量和访问时间。

1.7什么是高速缓冲存储器？

高速缓冲存储器是比主存小而快的存储器，用以协调主存跟处理器，作为最近储存地址的缓冲区。

1.8列出并简要地定义I/O操作的三种技术

可编程I/O：当处理器正在执行程序并遇到与I/O相关的指令时，它给相应的I/O模块发布命令（用以执行这个指令）；在进一步的动作之前，处理器处于繁忙的等待中，直到该操作已经完成。

中断驱动I/O：当处理器正在执行程序并遇到与I/O相关的指令时，它给相应的I/O模块发布命令，并继续执行后续指令，直到后者完成，它将被I/O模块中断。如果它对于进程等待I/O的完成来说是不必要的，可能是由于后续指令处于相同的进程中。否则，此进程在中断之前将被挂起，其他工作将被执行。

直接存储访问：DMA模块控制主存与I/O模块间的数据交换。处理器向DMA模块发送一个传送数据块的请求，（处理器）只有当整个数据块传送完毕后才会被中断。

1.9空间局部性和时间局部性的区别是什么？

空间局部性：是指最近被访问的元素的周围的元素在不久的将来可能被访问。
临时局部性（即时间局部性）是指最近被访问的元素在不久的将来可能会被再次访问。

1.10开发空间局部性和时间局部性的策略是什么？

空间局部性的开发是利用更大的缓冲块并且在存储器控制逻辑中加入预处理机制。
时间局部性的开发是利用在高速缓冲存储器中保留最近使用的指令及数据，并且定义缓冲存储的优先级。

习题

1.1

300	3005
301	5940
302	7006

步骤1：3005－>IR；步骤2：3－>AC 
步骤3：5940－>IR；步骤4：3＋2＝5->AC       
步骤5：7006－>IR：步骤6：AC－>设备 6

1.2

1. a. PC中包含第一条指令的地址300，该指令的内容被送入MAR中。
   b. 地址为300的指令的内容（值为十六进制数1940）被送入MBR，并且PC增1。这两个步骤是并行完成的。
   c. MBR中的值被送入指令寄存器IR中。
2. a. 指令寄存器IR中的地址部分（940）被送入MAR中。
   b. 地址940中的值被送入MBR中。
   c. MBR中的值被送入AC中。
3. a. PC中的值（301）被送入MAR中。
   b. 地址为301的指令的内容（值为十六进制数5941）被送入MBR，并且PC增1。
   c. MBR中的值被送入指令寄存器IR中。
4. a. 指令寄存器IR中的地址部分（941）被送入MAR中。
   b. 地址941中的值被送入MBR中。
   c. AC中以前的内容和地址为941的存储单元中的内容相加，结果保存到AC中。
5. a. PC中的值（302）被送入MAR中。
   b. 地址为302的指令的内容（值为十六进制数2941）被送入MBR，并且PC增1。
   c. MBR中的值被送入指令寄存器IR中。
6. a. 指令寄存器IR中的地址部分（941）被送入MAR中。
   b. AC中的值被送入MBR中。
   c. MBR中的值被存储到地址为941的存储单元之中。

1.3

a. 2^24 / 8 = 2^20字节

1.4

对于(a)和(b)两种情况，微处理器可以直接访问的最大存储器地址空间为2^16 = 64K bytes；唯一的区别是8位存储器每次访问传输1个字节，而16位存储器每次访问可以传输一个字节或者一个16位的字。
对于©情况，特殊的输入和输出指令是必要的，这些指令的执行体会产生特殊的“I/O信号”（有别于“存储器信号”，这些信号由存储器类型指令的执行体产生）；在最小状态下，一个附加的输出针脚将用来传输新的信号。
对于(d)情况，它支持2^8 = 256个输入和2^8 = 256个输出字节端口和相同数目的16位I/O端口；在任一情况, 一个输入和一个输出端口之间的区别是通过被执行的输入输出指令所产生的不同信号来定义的。

1.5

时钟周期＝1/（8MHZ）＝125ns
总线周期＝4×125ns＝500ns
每500ns传输2字节,因此传输速度＝4MB/s
加倍频率可能意味着采用了新的芯片制造技术（假设每个指令都有相同的时钟周期数）；
加倍外部数据总线，在芯片数据总线驱动/锁存、总线控制逻辑的修改等方面手段广泛（或许更新）。
在第一种方案中，内存芯片的速度要提高一倍（大约），而不能降低微处理器的速度；第二种方案中，内存的字长必须加倍，以便能发送/接受32位数量。

1.6

a.来源于打字机的输入储存在INPR中。只有当FGI＝0时，INPR才会接收来自打字机的数据。当数据接收后，被储存在INPR里面，同时FGI置为1。CPU定期检查FGI。如果FGI＝1，CPU将把INPR里面的内容传送至AC，并把FGI置为0。
当CPU需要传送数据到打字机时，它会检查FGO。如果FGO＝0，CPU处于等待。如果FGO＝1，CPU将把AC的内容传送至OUTER并把FGO置为0。当数字符号打印后，打字机将把FGI置为1。
b.（a）描述的过程非常浪费。速度远高于打字机的CPU必须反复不断的检查FGI和FGO。如果中断被使用，当打字机准备接收或者发送数据时，可以向CPU发出一个中断请求。IEN计数器可以由CPU设置（在程序员的控制下）。

1.7

如果一个处理器在尝试着读或者写存储器时被挂起, 通常除了一点轻微的时间损耗之外没有任何危害。但是，DMA可能从或者向设备(例如磁盘或磁带)以数据流的方式接收或者传输数据并且这是不能被打断的。否则，如果DMA设备被挂起（拒绝继续访问主存），数据可能会丢失。

1.8

考虑DMA的原因无法取指的问题
每秒100万次取指，说明每秒有100万次访问内存
而DMA模块从外设传送字符到内存，如果每次传送一个字节的话，那么9600bit/s=1200b/s
也就是1200次访问内存每秒
cpu速度减慢了1200次每秒

1.9

a.处理器只能分配5％的时间给I/O.所以最大的I/O指令传送速度是10e6×0.05＝50000条指令/秒。因此I/O的传送速率是25000字/秒。
b.使用DMA控制时，可用的机器周期下的数量是 10e6（0.05×5＋0.95×2）＝2.15×10e6 如果我们假设DMA模块可以使用所有这些周期，并且忽略任何设置和状态检查时间，那么这个值就是最大的I/O传输速率。

1.10

a.读取第二条指令是紧跟着读取第一条指令的。
b.在很短的间歇时间内， a[i]在循环内部被访问了十次。

1.12

a.价格 =  Cm×8×10^6  =  8×10^3 ￠ = ＄80
b.价格 =  Cc×8×10^6 = 8×10^4 ￠ = ＄800
c.由等式1.1知：1.1×Tc = Tc+(1-H)Tm
(0.1)(100) = (1-H)(1200)
H=1190/1200

1.13

有三种情况需要考虑：

字所在的位置	概率	访问所需时间（ns）
在缓存中	0.9	20
不在缓存，在主存中	（0.1）（0.6）= 0.06	60+20 = 80
不在缓存也不在主存中	（0.1）（0.4）= 0.04	12ms+60+20 = 12,000,080

所以平均访问时间是：Avg = (0.9)(20) + (0.06)(80) + (0.04)(12000080) = 480026 ns

1.14

如果栈只用于保存返回地址,或者如果栈也用于传递参数，这种方案只有当栈作为传递参数的控制单元而非机器指令时才成立。这两种情况下可以取消程序计数器而用栈指针代替。在后者情况中，处理器同时需要一个参数和指向栈顶部的程序计数器。