weixin_43659636的博客

解串器（deserialize）：串行信号转并行信号输入信号有：时钟信号clk，复位信号rst串行数据输入信号din。输出信号为8bit并行信号dout。每经过8个时钟周期，便把收到的8个串行信号合成并行信号并输出，等下8个时钟周期过后再输出下一个并行信号。module deserialize(input rst,clk,din,output reg[7:0] dout); reg[7:0] data;reg[2:0] cnt; always@(negedge rst, p

【1】自我介绍【2】问了一些SV和UVM的知识【3】IC验证流程【4】你还有投别的公司嘛，然后我说有几家面完等结果后就开始安利他们的新人培训了【5】一到两周出结果，接下来还有一轮主管面...

序列信号发生器，能在clk信号作用下周期性输出“0010110111”这是采用寄存器模型思路：几位数字就是几位的寄存器，写一个10位的寄存器，先输出最高位，左移一位，并将输出赋给低位进行循环//序列检测器 周期性的输出一个序列为0010110111module xlgen( input clk, input rst_n, output Q);reg Q;reg [9:0] Q_r;always@(posedge clk or negedge rst_n)begin if(!r.

偶数分频，重点是写一个计数器和一个分频器，分频器要注意翻转的时间，在N/2-1和N-1的时候翻转//写一个八分频代码module divider8( input clk, input rst_n, output dividerclk);reg [2:0] count_n;parameter N = 8;//写一个计数器always@(posedge clk or negedge rst_n)begin if(!rst_n) count_n <= 1'b0; else if

IC验证打卡第一天异步复位，同步释放原理图思路，两级触发器同步，且第一级触发器输入为高电平，第二级触发器的输出为第一级触发器的输入，且释放的为第二级触发器的输出