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RSS订阅翻译 程序员和IC刷题网站推荐（超级全面）
有不少的程序员和IC媛小伙伴，为了拿到好的offer，采用了大量刷题的方式，能大大提高编程水平1、牛客https://www.nowcoder.com/exam/oj?tab=SQL%E7%AF%87&topicId=199&fromPut=pc_gzh_talentYN_sql牛客包含了算法，SQL，C语言、C++还有硬件verilog等，包括海量面经！2、LeetCode Online Judge据不完全统计在上面被刷过的题可以围绕地球三圈，这个编程网站并非浪得虚名。谁用谁
2022-04-07 16:44:43
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原创 晶晨半导体一面
[1] SV中循环都有哪几种？[2] OOP是什么？[3] AHB协议和APB协议，AHB中Hready是怎么回事儿，APB中psel和penable的作用[4] 一个子类可以有多个父类嘛？一个父类可以有多个子类嘛？在C++中呢？[5] Struct的作用，union是什么？struct和类的区别，struct和union的区别[6] 知道DPI嘛[7] 对UVM的了解，什么是phase机制，你常用的phase机制，都是什么作用？[8] Sequence是在哪个phase跑的[9] Sequ
2021-09-06 20:59:20
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原创 ARM一面（二轮技术面）
ARM的这个部门的北京的DV人员很少，个位数，应该招的人也较少，但是投简历的非常多，建议大佬去卷[1] 介绍自己[2] APB和AHB的协议[3] 如何完成APB和AHB之间的握手[4] AHB怎么完成burst传输[5] AHB to APB Bridge的测试点[6] MCDF中的仲裁是怎么仲裁的[7] 如果优先级一样采用轮询机制的话，你对轮询机制的理解[8] 同步FIFO的测试点，FIFO的空满是怎么判断的[9] 收集覆盖率了嘛，都有哪些？代码覆盖率都有哪些[10] MCDF的测试
2021-09-06 14:46:43
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原创 汇顶科技一面
[1] 介绍一下自己，讲讲你在做这些验证项目中对verilog、systemverilog以及UVM的了解[2] 这两个项目的driver有什么不同，你的数据怎么送进去的[3] AHB的写过程和读过程，简述一下是怎么读的[4] AHB的monitor是怎么写的[5] Interface是怎么传递的，config_db的参数是什么样子的[6] DUT和interface的连接[7] Sequence是怎么启动的，你这有几个sequence，比如说3个通道的sequence怎么处理的，是有3个seq
2021-09-03 15:42:36
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原创 时隔半月，不躺了，支棱起来接着面，哭泣
嘤嘤嘤，猛虎落泪，可太难了，半个月没面试，我真的好菜啊，突然发现没有几个能去的公司了，好多公司都把我泡池子了，目前比较明确的就只有zeku了，但是薪资未定，薪资定的总是因为各种因素不太想去，吓得我突然惊醒，还得再面面了，可是我好多东西都忘了，面试也不像之前那样自信了今天面了汇顶，问的好细，我好多都不太会甚至忘了，可能今天也没准备好吧，虽然地点不是我想去的，但是确实好惨，好想结束面试感悟：无论何时，还是不能随意躺，真的是选择少很多，耽误很多事儿，没有明确的offer下来，不要相信那些拟录取之类的，嘤嘤嘤
2021-09-03 15:40:41
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原创 寒武纪一面
【1】自我介绍，问提到的各个比赛情况，是什么内容，你在里边充当什么样的角色【2】简述一下AHB都有哪些信号，Htrans是怎么用的【3】你这个测试点怎么制定的，都制定了哪些【4】介绍一下MCDF【5】你这个是怎么验证的，寄存器模型有了解嘛【6】寄存器都验了哪些？如果寄存器设置的数和你采集的数不一样怎么办【7】只读寄存器应该怎么验证【8】SV的优势，为什么要用SV进行验证【9】深拷贝和浅拷贝【10】为什么要用virtual【11】为什么选验证【12】你参与了很多学生工作，有遇到什么困难吗
2021-09-03 09:59:55
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原创 拿到zeku的offer，准备躺平~
今天收到了zeku的offer，还是挺开心的，不集邮了，准备躺平啦~回忆过去，感觉还挺艰难的，研究生期间信号处理方向完全不符，对口的就只有研究所，之前也一直想去研究所，但是出过差之后感觉很累，打消了这个念头。经历了一段的迷茫期，反正就是想要的跟自己的能力不匹配吧，也或者是努力程度不够，挺累的。不过，我对自己有特别清楚的认知，编程能力不大行，学JAVA去互联网肯定是不行了，寒假的时候准备学学硬件，然后遇到了小伙伴说IC很不错，就考虑了一下，果断转IC验证，刚开始的时候贼开心，感觉终于找到了努力的方向，
2021-08-20 21:38:56
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原创 奥比中光一面
【1】介绍一下寄存器怎么集成【2】寄存器怎么运用到环境中【3】还有你这个reg2bus和bus2reg的区别【4】只读寄存器怎么验证【5】 Sequence的启动【6】 如何关闭约束【7】 队列的使用方法，以及push back和pop front的区别【8】 Rand 和randc的区别【9】 Uvm的phase机制，各个component之间的phase是怎么运行的【10】 组件之间的通信机制，analysis port和其它的区别【11】AHB的传输类型，说一下4回环突发的传输应该
2021-08-20 10:09:08
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原创 紫光同芯一面
【1】介绍一下你自己【2】你的DUT的数据和UVM验证平台的数据会有时间差，这个你应该怎么办，你怎么知道比对的数据就是那个时间点的数据这个时间偏差应该是通过clocking块来消除竞争的吧，具体的我也不太晓得【3】发各个chnl的数据的时候，可能chnl1发了几个trans，还有间断，然后再发chnl2的，这个你应该怎么仲裁这个部分具体的应该看一下chnl和formatter的协议【4】AHB的协议和APB的协议特点，以及两者对比协议特点一个高速高带宽，一个低速低功率【5】AHB总线的速率为什
2021-08-20 10:07:34
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原创 联发科三面
【1】讲一下你那个AHB的trans四种trans【2】AHB的burst八种burst，实际上只有三种，single，INCR,WRAP【3】举例说明与AHB burst相关的协议1、single2、WRAP43、INCR4【4】AHB和APB项目的测试点，你是怎么制定的【5】你硕士期间的项目，遇到啥问题【6】怎么解决的...
2021-08-20 10:04:03
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原创 2021复旦微电子FPGA开发笔试题上
一、单选题假设有一个电路用8个slice实现2个32bit数据的加法，FF之间的LUT有8级，1级LUT组合逻辑时延Tdly=420ps,并且Tco=300ps，Tskew=100ps,请分析这个电路最高能跑多少MHz?（）A.289 B.273 C.266 D.298通用的高级程序语言一般都会提供描述数据、运算、控制和数据传输的语言成分，其中，控制包括顺序、（）和循环结构A．递归 B.函数
2021-08-18 21:05:57
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原创 Verilog实现8位串行数据转并行数据
解串器（deserialize）：串行信号转并行信号输入信号有：时钟信号clk，复位信号rst串行数据输入信号din。输出信号为8bit并行信号dout。每经过8个时钟周期，便把收到的8个串行信号合成并行信号并输出，等下8个时钟周期过后再输出下一个并行信号。module deserialize(input rst,clk,din,output reg[7:0] dout); reg[7:0] data;reg[2:0] cnt; always@(negedge rst, p
2021-08-18 19:27:25
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原创 禾赛科技一面
【1】自我介绍【2】你自己的项目是硬件的嘛，用什么语言写的，有没有设计一个模块【3】学过数电，模电，半导体之类的嘛【4】用过C或者是C++嘛，你以后有什么想法嘛【5】MCDF和AHB都是网上的课程是嘛【6】你AHB是怎么验的，验证环境是怎么搭的【7】描述一下AHB协议【8】给你一个模块应该怎么验证【9】讲一下MCDF项目，你是怎么验证的，怎么打包【10】用MOS管如何搭与非门和或门...
2021-08-12 11:37:41
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原创 联芸科技二面
【1】自我介绍【2】讲一下你的项目，是怎么回事儿【3】MCDF中scoreboard什么时候比较，如果DUT没有数据，reference model里边有数据，会触发scoreboard嘛【4】如果跑了101个case，都报passed,但是其中有一个case虽然报passed了，没有触发scoreboard比较，应该怎么办【5】event怎么触发？@和wait有什么区别【6】为什么转IC验证，为啥不去做算法...
2021-08-12 11:37:15
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原创 商汤科技二面
【1】自我介绍【2】项目中遇到什么问题是怎么解决的【3】对SV中约束的理解【4】phase机制的理解【5】rand和randc的理解【6】对进程的理解，我刚开始还以为是mailbox那几个，后来发现是fork join那三个的区别【7】ref的用法【8】寄存器模型的使用，例如前门访问是怎么用的，后门访问呢，adapter是干嘛的【9】sequencer和driver之间的握手机制...
2021-08-12 11:36:56
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原创 联发科二面
【1】自我介绍【2】问了一些SV和UVM的知识【3】IC验证流程【4】你还有投别的公司嘛，然后我说有几家面完等结果后就开始安利他们的新人培训了【5】一到两周出结果，接下来还有一轮主管面...
2021-08-12 11:36:41
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原创 zeku三面
二面后很快就约了三面，常规的HR面，时长大概是20分钟左右【1】为什么转验证【2】什么时候开始学验证的，你是怎么学的【3】你的优缺点【4】为什么想来北京【5】对我们公司的了解
2021-08-11 15:15:01
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原创 诺瓦科技一面
【1】介绍一些自己【2】MCDF项目是路科的吧【3】你在这个项目里做了什么【4】你那个AHB和APB项目是实际项目嘛【5】除此之外还有别的IC相关的项目嘛诺瓦这个公司没咋问我，10分钟结束，可能是不感兴趣吧...
2021-08-11 15:14:38
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原创 zeku二面
【1】为什么转验证【2】IC验证的流程【3】项目中遇到什么问题，你是怎么解决的【4】你认为自己的优点和缺点有哪些【5】如果你到公司来，你的同事都比你优秀，你怎么去缩小这个gap【6】怎么和大家相处，怎么处理同事之间的竞争关系...
2021-08-11 15:14:28
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原创 商汤科技一面
[1] 为什么转验证？[2] 你之前保研的时候怎么不选IC。想来北京还是上海，之前保研的时候怎么没来北京[3] SV里边find队列和find index队列应该返回什么?这个没敢懵，是不是返回数和索引啊？[4] 有没有用过zadx(好像是这个东西)?[5] 怎么验证一个东西[6] 用过断言嘛？写一个断言，a为高的时候，b为高，还有a为高的时候，下一个周期b为高[7] 对商汤的了解，对AI的了解...
2021-08-11 15:14:17
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原创 展锐一面（有一到三轮技术面）
[1] 介绍一下自己[2] 把写的项目都问了一下，重点问的是MCDF[3] 寄存器的复位是怎么测的，寄存器的读写是怎么测的[4] 代码覆盖率为什么没达到100%，实际中应该是怎么样的[5] 功能覆盖率测了哪些功能点，是怎么写的，为什么没达到100%[6] 断言覆盖率写了哪些[7] 动态数组和关联数组的区别[8] 三个Fork join的区别[9] Task和function的区别[10] Phase机制有哪几个，build phase是自顶向下，对这个自顶向下有什么了解嘛...
2021-08-11 15:13:44
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原创 华为海思一面
【1】笔试题中异步电路的理解，怎么同步【2】对形式验证的了解【3】跨时钟域怎么处理【4】然后问了一下成绩，比赛之类的【5】 然后开始问项目，画项目框图，讲解【6】 寄存器读写怎么测试的【7】 写一个串并转换的reference model，输入是1bit，输出是256bit，在valid有效时输出...
2021-08-11 15:13:31
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原创 zeku一面
[1] 了解本科和研究生学过的课程[2] IC设计的流程和工具[3] 阻塞和非阻塞[4] 寄存器和锁存器的区别[5] 动态数组、队列、定宽数组、关联数组[6] 你的优先级是怎么测的[7] 硬件DUT和验证环境是怎么关联的[8] 对SV中约束的了解...
2021-08-11 15:13:19
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原创 集创北方二面
【1】Questasim是哪家公司的？menter【2】把你的项目都做成PPT讲述【3】为什么选验证【4】为什么来北京【5】你的优点和缺点反正就是比常规的HR面略严肃一丢丢~
2021-08-11 15:13:03
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原创 联发科（北京）一面
[1] 一分钟英文自我介绍[2] 你那个桥是干啥的，桥的作用[3] 你那个AHB to APB Bridge如果一个master对多个slave应该怎么办？[4] MCDF验证环境里有几个agent[5] 因为笔试做的太好，还有C和python的题以及算法和数据结构（二叉树、栈）哭了[6] 讲一下component和object[7] 都有哪些组件[8] Factory机制...
2021-08-11 15:12:47
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原创 星宸科技二面
[1] 你对UVM有什么了解[2] AHB的driver和monitor是怎么写的，你这个数据是从哪里来到哪里去[3] APB的monitor和AHB的monitor之间的区别[4] SV和verilog的区别[5] Sequence和sequencer之间的通信[6] Sequencer和driver之间的通信[7] 还有组件之间的通信[8] 寄存器的前门访问和后门访问[9] Opp的三个特性...
2021-08-10 18:07:44
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原创 地平线（上海）线上（一面）
[1] 介绍一下MCDF，你是怎么打包的根据写入寄存器的值，及时更新reference model中寄存器的值。然后根据reference model中的寄存器中决定长度的值，开辟出一个相应长度的空间。[2] chnl的优先级怎么验证，如果高，低，低出来之后是什么样子？只送优先级为高的数据嘛三个chnl同时请求的话，先发送优先级高的chnl的数据，后发送优先级低的数据，，如果优先级一样，就轮询。优先级检查，是通过scoarboard中的do_arbiter_priority_check函数检查的，每一
2021-08-10 18:07:01
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原创 星宸科技线下：一面技术面+HR面
[1] 刚开始就是问了一下基本情况[2] 拿着线下的笔试题，让我用matlab写那个 maxpiol，简单的写出来了，复杂的不大会[3] 然后就闲聊了一下，都是开放性问题，可以自由发挥[4] HR面也很细,HR很好，很认真，问的比较全，但基本上都是常见的几点，接下来还有个技术二面，技术二面较为常规，当时没准备好，已挂...
2021-08-10 18:05:05
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原创 集创北方一面面经
[1] 介绍一下自己，介绍项目[2] APB协议分为哪些操作，介绍一下，你那个burst是怎么写的[3] 这个burst可以随机嘛，你是怎么随机的[4] 你的功能覆盖率是怎么写的，有哪些点，怎么检查你的功能覆盖率我的功能覆盖率是通过设置covergroup和各个bin,对于交叉部分设置交叉覆盖组来定义的，目前的点主要是根据AHB TO apb的功能设置的，[5] 功能覆盖率和断言覆盖率的区别功能覆盖率—与spec比较来发现，design是否行为正确，需要按verification plan来比较
2021-08-10 18:03:24
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原创 中兴通讯一面面经
[1] 介绍一下自己[2] APB协议[3] AHB TO APB你都做了哪些[4] 覆盖率都有哪些，代码覆盖率分为哪几种代码覆盖率、功能覆盖率、断言覆盖率代码覆盖率分为行覆盖率、分支覆盖率、状态机覆盖率、翻转覆盖率[5] Scoreboard是干嘛用的是进行比较，通过从monitor里边采集的数据包，然后将APB的pkt和AHB的pkt进行比较，主要比较地址、数据、读写、优先级、传输字节数目、以及hresp和slverr[6] 为什么选验证...
2021-08-10 18:02:10
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原创 乐鑫提前批一面面经
[1] 举例VCS的基本命令[2] APB的写操作、读操作，什么情况下APB开始写[3] APB的monitor是怎么写的[4] AHB是流水的嘛，是几级流水，如果这一拍是地址，且有数据，那么下一拍的地址能改嘛[5] 写一个100MHz的时钟[6] Reg和wire的区别，并写代码让判断值应该是啥[7] Logic和wire的区别，两者可以转换嘛[8] 用你擅长的原因找出1:100的质数...
2021-08-10 18:01:27
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原创 中科芯58所一面面经
[1] 介绍一下自己，介绍一下项目[2] FIFO的深度是多少？位宽是多少？仲裁的算法是什么？[3] 参考模型是自己写的还是提供的，仲裁的话怎么在参考模型实现。参考模型怎么获取寄存器的值？[4] 怎么配置RTL寄存器，通过平台的寄存器模型配置寄存器，寄存器模型里边的方法，写一个寄存器或读一个寄存器怎么实现[5] 寄存器怎么实现前门访问和后门访问，怎么后门访问的路径怎么配置[6] 寄存器的总线协议是什么，说一下APB都有哪些信号，怎么实现读操作[7] 参考模型的monitor是怎么实现的，是人家提
2021-08-10 18:00:35
923
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原创 飞腾公司一面
6.30、飞腾公司[1] 看你参加了很多比赛，介绍一下你的IEEE全球极限编程[2] 介绍一下MCDF，你的DUT的功能，搭建的验证平台以及怎么测的[3] 说一下你的reference model和scoreboard是怎么实现的，reference model是实现了DUT的全部功能嘛，scoreboard 具体的怎么收数据，怎么比对数据?reference model 的包的速度和DUT的一样嘛？2) reference model的实现用tlm_fifo进行数据传输，用一个取一个3) sc
2021-08-10 17:58:14
931
原创 合肥宏晶微电子一面
[1] 你为什么转验证[2] 三个线程应该怎么办？fork join有哪三种？如果加上wait fork 之后运行情况有啥变化？[3] 简述UVM的工厂机制[4] 你的功能覆盖率为啥只有95%,功能点是自己写的嘛，都验了哪些功能？[5] 状态寄存器，如果状态是2，你采样的是1，怎么判断这个值是否正确？[6] 你这个soreboard怎么检查数据，如果出来一个包，怎么检查。。。问了一堆，你的scoreboard写了多久，考虑了什么问题没[7] 优先级的检查，如果三个上行的优先级是123,1为高优先
2021-08-10 17:53:26
601
原创 深圳中微电子一面
1]介绍一下项目，以及项目的验证框架-[2]你的Sequence是怎么处理的，和generator和driver 之间的通信[3]Generator继承于谁?[4]寄存器复位值是怎么检查的? reg to bus和bus to reg[5]寄存器读写是怎么检查的?前门访问,你怎么知道你验的对不对?[6]代码覆盖率为什么没满足100%，没满足的话应该怎么办?心[7功能覆盖点是怎么找的，这个具有很大的主观性，你怎么确定自己找的就是自己验证的点?这能够覆盖完全嘛,应该怎么找功能覆盖点?‘[8]断言覆
2021-08-10 17:50:38
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原创 序列信号发生器（寄存器模型）
序列信号发生器，能在clk信号作用下周期性输出“0010110111”这是采用寄存器模型思路：几位数字就是几位的寄存器，写一个10位的寄存器，先输出最高位，左移一位，并将输出赋给低位进行循环//序列检测器 周期性的输出一个序列为0010110111module xlgen( input clk, input rst_n, output Q);reg Q;reg [9:0] Q_r;always@(posedge clk or negedge rst_n)begin if(!r.
2021-08-04 21:16:27
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原创 偶数分频（写一个八分频）
偶数分频，重点是写一个计数器和一个分频器，分频器要注意翻转的时间，在N/2-1和N-1的时候翻转//写一个八分频代码module divider8( input clk, input rst_n, output dividerclk);reg [2:0] count_n;parameter N = 8;//写一个计数器always@(posedge clk or negedge rst_n)begin if(!rst_n) count_n <= 1'b0; else if
2021-08-03 11:14:52
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原创 异步复位，同步释放
IC验证打卡第一天异步复位，同步释放原理图思路，两级触发器同步，且第一级触发器输入为高电平，第二级触发器的输出为第一级触发器的输入，且释放的为第二级触发器的输出
2021-08-02 21:25:56
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