FPGA点亮led

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任务

  使用Quartus prime lite编辑verilog程序，点亮Cyclone IV开发板上的led灯。

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一、建立项目

1.1 目录结构

1.2 新建项目

1.3 项目命名

1.4 项目类型

1.5 添加文件

1.6 开发板选型

1.7 EDA设置

1.8 工程信息

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二、编写verilog程序

2.1 新建verilog文件

2.2 完整代码

代码如下：

module led(
	input 	clk,//开发板晶振频率50MHz
	input 	rst_n,//复位下绛沿有效
	output 	reg	ld //led灯
);
reg [25:0]	cnt; //时钟寄存器

//计时器模块
always@(negedge rst_n or posedge clk)begin
	if(!rst_n)begin
		cnt <= 26'd0;//初始化计时器为0
		ld <= 1'b1;//初始化led灯，高电平有效
	end
	else if(cnt == 26'd50_000_000-1)begin
		cnt <= 26'd0;
		ld <= ~ld;//1s钟led取反
	end 
	else begin
		cnt <= cnt + 26'd1;
		ld <= ld;//其他时刻，led等于其自身
	end
end
endmodule  

2.3 保存文件

2.4 分析与综合

2.5 引脚布线

注意：布局布线之前一定要分析综合

2.6 全编译

2.7 全编译遇错

2.8 解决错误

注意：解决错误后再次全编译

2.9 烧录程序

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三、运行效果

Cyclone IV点亮led灯视频

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总结

  以上就是今天要讲的内容，本文仅仅简单介绍了使用Quartus prime lite编辑verilog程序点亮Cyclone IV开发板上的led灯，在后面的课程将讲解流水灯。