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Josh Gao
北京理工大学博士研究生在读，现于北京理工大学网络空间安全学院空天网络与安全通信研究所承担项目。
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Josh 的学习笔记之 Verilog（Part 7——逻辑验证与 testbench 编写）
验证是芯片设计过程中非常重要的一个环节。无缺陷的芯片不是设计出来的，而是验证出来的。验证的过程是否准确与完备，在一定程度上决定了一个芯片的命运。在芯片设计中，功能验证的方法主要有 3 种：仿真、形式验证以及硬件加速。在本篇笔记中，将重点介绍仿真的概念、仿真平台的搭建以及如何利用高效的仿真平台来验证设计等话题。原创 2020-05-19 12:30:42 · 3541 阅读 · 0 评论 -
Josh 的学习笔记之 Verilog（Part 6——如何写好状态机）
状态机是逻辑设计的重要内容，其设计水平直接反应工程师的逻辑功底，所以许多公司的硬件和逻辑工程师面试中，状态机设计几乎是必选题目。本篇笔记在引入状态机设计思想的基础上，重点讨论如何写好状态机。原创 2020-05-18 13:52:47 · 1242 阅读 · 0 评论 -
Josh 的学习笔记之 Verilog（Part 5——RTL 设计与编码指导）
在 Part 4 中通过具体的 RTL 建模建立了一些对 RTL 级描述的一些感性认识，本文将较深入地探讨一些 RTL 设计的基本规律。RTL 设计规律与方法是一个非常大的论题，在此不可能面面俱到，希望通过本文的介绍，引起大家的注意。如果大家能在日后的工作实践中，不断积累，有意识地积累基本设计原则、设计思想，将取得事半功倍的效果！原创 2020-05-01 21:36:10 · 2345 阅读 · 2 评论 -
Josh 的学习笔记之 Verilog（Part 4——RTL 概念与常用 RTL 建模）
Verilog HDL 的基本功能之一是描述可综合的硬件电路。如何合理使用 Verilog HDL 描述高性能的可综合电路是 Verilog 系列学习笔记的目的，也是后续要讨论的主要问题。本文介绍了 RTL 和综合的基本概念，通过常用 RTL 电路模型来对可综合的 RTL 级描述方式建立整体性的认识。力图通过范例，逐步引导初学者建立可综合 RTL 子集的概念。原创 2020-04-10 12:59:57 · 4541 阅读 · 0 评论 -
Josh 的学习笔记之 Verilog（Part 3——描述方式和设计层次）
Verilog 语言可以用多种方式来描述硬件，同时，使用这些描述方式又可以在多个抽象层次上设计硬件。这是 Verilog 语言的重要特征。本文主要侧重于阐述 Verilog 语言的描述方法和设计层次。原创 2020-04-02 13:06:26 · 1893 阅读 · 0 评论 -
Josh 的学习笔记之 Verilog（Part 2——Verilog 语言基础）
本文从一个 Verilog 用例出发，对 Verilog 语言的语法进行了阐释。包括的内容主要有 Verilog 语言的基本词法，常用的编译指令，逻辑值、常量、变量的含义，操作符的概念和分类等，还对 Verilog 中的参数、并发以及系统任务和系统函数进行了简要说明。原创 2020-03-30 22:50:02 · 1816 阅读 · 0 评论 -
Josh 的学习笔记之 Verilog（Part 1——初识 HDL 设计方法）
本文阐述了 HDL 语言/设计方法的基本概念。主要介绍了数字系统建模方法的演变，引入了 HDL 语言的基本概念，对 Verilog HDL 和 VHDL、Verilog HDL 和 C 的联系与区别进行了说明，在最后引入了 HDL 的设计和验证流程，并对各个流程进行了简单说明。原创 2020-03-29 23:43:33 · 1052 阅读 · 1 评论