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vivado
文章平均质量分 78
XPii
这个作者很懒,什么都没留下…
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UART串行通信
FPGA原创 2022-08-26 10:08:37 · 4870 阅读 · 0 评论 -
Xilinx DDR3 —— MIG IP核的读写仿真(APP接口)
在上一篇中,已经观看了Xilinx官方提供的MIG IP核读写例程仿真波形,本着学习的目的,本篇开始自己编写MIG IP核读写程序,用于驱动MIG IP核进行DDR 3数据的读写。由于没有DDR实物,这里直接借助官方提供的MIG IP核读写例程中的DDR3模拟程序,即直接在Xilinx官方提供的MIG IP核读写例程进行修改。只要掌握用户接口侧的操作时序,并严格遵照时序来编写代码,就能正确实现对 DDR3 的读写操作生成的IP核DDR3_CONTROL会有两组接口:一组是Memory interface原创 2022-02-23 13:55:54 · 2530 阅读 · 3 评论 -
Xilinx DDR3 —— MIG IP核的配置(APP接口)
1. 创建MIG IP核打开IP Catalog然后搜索mig,如下图所示:点击next原创 2022-02-23 13:54:03 · 4424 阅读 · 4 评论 -
Xilinx DDR3 —— MIG IP核的原理(APP接口)
DDR3 SDRAM(Double-Data-Rate Three Synchronous Dynamic Random Access Memory)是 DDR SDRAM的第三代产品,DDR SDRAM 的最大特点是双沿触发,即在时钟的上升沿和下降沿都能进行数据采集和发送,同样的工作时钟,DDR SDRAM 的读写速度可以比传统的 SDRAM 快一倍。以下为MIG IP 核结构框图。MIG IP 核对外分出了两组接口。左侧是用户接口,就是用户(FPGA)同 MIG 交互的接口,用户只有充分掌握了这些接原创 2022-02-23 13:53:16 · 6343 阅读 · 2 评论 -
Verilog中负数右移计算
对于带符号右移,若为负数,则在存储时首位表示符号位,其值为1,表示该值是负数的移位,在移位过程中,高位补1,若符号位是0,表示是正数,在移位过程中高位补零,两者的前提是符号位保持不变: 对于负数的右移:因为负数在内存中是以补码形式存在的,所有首先根据负数的原码求出负数的补码(符号位不变,其余位按照原码取反加1),然后保证符号位不变,其余位向右移动到X位,在移动的过程中,高位补1.等移位完成以后,然后保持符号位不变,其余按位取反加1,得到移位后所对应数的原码。即为所求。 举例1:原创 2022-01-30 17:53:09 · 2504 阅读 · 0 评论 -
vivado打印仿真数据至.txt文件
integer save_file;initial begin save_file = $fopen("C:/Users/Zhang KD/Desktop/test1.txt"); //打开所创建的文件;若找不到该文件,则会自动创建该文件。 if(save_file == 0)begin $display ("can not open the file!"); //如果创建文件失败,则会显示"can not open the file!"信息。原创 2022-01-09 17:50:07 · 6421 阅读 · 9 评论 -
Vivado FIFO IP核的使用
12. Native Ports页面FIFO IP核为高电平复位。34原创 2021-12-17 22:30:24 · 8914 阅读 · 14 评论 -
用VS Code替代Vivado自带的文本编辑器以及vscode中好用的Verilog插件
vscode中的Verilog插件原创 2021-05-27 14:41:43 · 9881 阅读 · 9 评论 -
Verilog的基本用法
数制需要用字母来表示,对应关系如下表所示:字母代表含义h十六进制d十进制o八进制b二进制数字表达式:<位宽><进制><数字>eg. 4’b1110 表示4位二进制数111010’d0表示10位宽的数值0,000000000010‘d15,则表示十进制15, 0000001111。.....................原创 2021-05-22 16:48:13 · 3575 阅读 · 1 评论