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Verilog
文章平均质量分 74
XPii
这个作者很懒,什么都没留下…
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UART串行通信
FPGA原创 2022-08-26 10:08:37 · 4870 阅读 · 0 评论 -
AXI协议基础知识
1、AXI简介AXI(Advanced eXtensible Interface)是一种总线协议,该协议是ARM公司提出的AMBA(Advanced Microcontroller Bus Architecture)3.0协议中最重要的部分,是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的,支持不对齐的数据传输,同时在突发传输中,只需要首地址,同时分离的读写数据通道、并支持显著传输访问和乱序访问,并更加容易就行时序收敛。2、AXI 特点单向通道体系结构,信息流只以单方向传原创 2022-05-26 16:11:47 · 4994 阅读 · 3 评论 -
VGA显示时序及生成行帧有效信号的Verilog代码
1.显示器电子枪扫描方式显示器的电子枪扫描方式如下:打开显示,扫描坐标从显示器的左上角开始,沿着第一个水平向右的箭头所示的方向逐个像素向右扫描。扫描到第一行最右侧的像素后,关闭显示,扫描坐标沿着第一个虚线的方向从第一行的末尾转移至第二行的行首。打开显示,扫描坐标从第二行的左上角开始,沿着第二个水平向右的箭头所示的方向逐个像素向右扫描。扫描到第二行最右侧的像素后,关闭显示,扫描坐标沿着第二个虚线的方向从第二行的末尾转移至第三行的行首。重复上述步骤,直至扫描至显示器的右下角时,关闭显示,扫描坐标原创 2022-03-19 22:09:05 · 1560 阅读 · 1 评论 -
AXI协议中的4K边界问题
AXI中一次突发不能越过4K边界!4k边界是指低12bit全为0的地址,如32’h00001000,32’h00002000,32’h00001000等这些特殊的地址均为4k边界。4k边界对齐的最大原因是系统中定义一个page大小为4kBytes,为了更好设定每个slave的访问attribute,就给一个slave划分4k空间。AXI协议中一次突发不能越过4K边界是为了避免一笔burst交易访问两个slave(每个slave都是4k对齐),如果一次burst传输访问大于4k,则可能会造成地址从slav原创 2022-03-14 14:51:37 · 10398 阅读 · 6 评论 -
VS Code中调整Verilog语言代码提示优先级
VS Code集成了所有一款现代编辑器所应该具备的特性,包括语法高亮(syntax high lighting),可定制的热键绑定(customizable keyboard bindings),括号匹配(bracket matching)以及代码片段收集(snippets),如下图所示,其具有多行选中的功能,除此之外还具有自动纠错等功能,具体见用VS Code替代Vivado自带的文本编辑器以及vscode中好用的Verilog插件一文。但是,有时候会出现提示代码优先级突然改变的情况,即自己认为最常用原创 2022-03-13 16:24:31 · 970 阅读 · 2 评论 -
Xilinx DDR3 —— MIG IP核的读写仿真(APP接口)
在上一篇中,已经观看了Xilinx官方提供的MIG IP核读写例程仿真波形,本着学习的目的,本篇开始自己编写MIG IP核读写程序,用于驱动MIG IP核进行DDR 3数据的读写。由于没有DDR实物,这里直接借助官方提供的MIG IP核读写例程中的DDR3模拟程序,即直接在Xilinx官方提供的MIG IP核读写例程进行修改。只要掌握用户接口侧的操作时序,并严格遵照时序来编写代码,就能正确实现对 DDR3 的读写操作生成的IP核DDR3_CONTROL会有两组接口:一组是Memory interface原创 2022-02-23 13:55:54 · 2530 阅读 · 3 评论 -
Xilinx DDR3 —— MIG IP核的配置(APP接口)
1. 创建MIG IP核打开IP Catalog然后搜索mig,如下图所示:点击next原创 2022-02-23 13:54:03 · 4424 阅读 · 4 评论 -
Xilinx DDR3 —— MIG IP核的原理(APP接口)
DDR3 SDRAM(Double-Data-Rate Three Synchronous Dynamic Random Access Memory)是 DDR SDRAM的第三代产品,DDR SDRAM 的最大特点是双沿触发,即在时钟的上升沿和下降沿都能进行数据采集和发送,同样的工作时钟,DDR SDRAM 的读写速度可以比传统的 SDRAM 快一倍。以下为MIG IP 核结构框图。MIG IP 核对外分出了两组接口。左侧是用户接口,就是用户(FPGA)同 MIG 交互的接口,用户只有充分掌握了这些接原创 2022-02-23 13:53:16 · 6343 阅读 · 2 评论 -
Verilog中负数右移计算
对于带符号右移,若为负数,则在存储时首位表示符号位,其值为1,表示该值是负数的移位,在移位过程中,高位补1,若符号位是0,表示是正数,在移位过程中高位补零,两者的前提是符号位保持不变: 对于负数的右移:因为负数在内存中是以补码形式存在的,所有首先根据负数的原码求出负数的补码(符号位不变,其余位按照原码取反加1),然后保证符号位不变,其余位向右移动到X位,在移动的过程中,高位补1.等移位完成以后,然后保持符号位不变,其余按位取反加1,得到移位后所对应数的原码。即为所求。 举例1:原创 2022-01-30 17:53:09 · 2504 阅读 · 0 评论 -
vivado打印仿真数据至.txt文件
integer save_file;initial begin save_file = $fopen("C:/Users/Zhang KD/Desktop/test1.txt"); //打开所创建的文件;若找不到该文件,则会自动创建该文件。 if(save_file == 0)begin $display ("can not open the file!"); //如果创建文件失败,则会显示"can not open the file!"信息。原创 2022-01-09 17:50:07 · 6421 阅读 · 9 评论 -
Vivado FIFO IP核的使用
12. Native Ports页面FIFO IP核为高电平复位。34原创 2021-12-17 22:30:24 · 8914 阅读 · 14 评论