CPU设计实战第4章实践任务三

最新推荐文章于 2023-01-12 22:39:09 发布

RV_RainZ

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分类专栏：计算机硬件文章标签： cpu mips verilog

本文链接：https://blog.csdn.net/weixin_43897561/article/details/118150733

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这篇博客介绍了CPU设计实战中的第4章实践任务三，主要关注如何利用前递技术解决MIPS CPU中因数据相关引起的冲突，以减少仿真时间。通过在译码级判断指令的操作数，实现数据的前递，从而优化执行效率。

摘要由CSDN通过智能技术生成

CPU设计实战-汪文祥邢金璋
第4章实践任务三
实验环境 lab4.zip

前言

在lab4的实验环境下，增加相应代码用前递技术解决相关引发的冲突，最后使得仿真时间相比实践任务二更少。

一、实验内容

在译码级判断当前时刻处于执行级、访存级或者写回级的指令的目的操作数的寄存器号是否与译码级源操作数的寄存器号是否相同后，表示已经发生了数据相关，需要将执行级、访存级或者写回级的数据前递到译码级。代码如下：

EXE_stage:		
	output [31:0] EXE_result, 
	assign EXE_result      = es_alu_result;
	
MEM_stage:	
	output [31:0] MEM_result
	assign MEM_result      = ms_final_result;
	
WB_stage:		
	output [31:0] WB_result
	assign WB_result         = ws_final_result;
	
ID_stage：
	input  [31:0] EXE_result,
	input  [31:0] MEM_result,
	input  [31:0] WB_result,

别忘了在mycpu_top相应模块的实例化中添加对应的信号。

我们在译码级得到了当前时刻处于执行级、访存级和写回级的指令需要最终写回到寄存器的目的操作数后，接下来就要产生相应的逻辑来判断需