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RSS订阅原创 FPGA时序约束（五）--衍生时钟约束
本文从衍生时钟的定义，它起到的作用来帮助大家理解。同时也给出了具体的约束方法和实例帮助大家实际的使用。
2025-09-15 08:30:00
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原创 VIVADO FIR IP核快速使用教程（结合matlab）
本文通过一个实际的滤波过程，带大家快速的学会使用这个IP，同时对IP的每一页都做了详细介绍。你可以直接使用matlab代码产生滤波器参数和原始数据，然后跟着图片中的配置完成FIR IP实现滤波的过程，先用起来再说。
2025-09-15 08:30:00
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原创 VIVADO的IP核 DDS快速使用——生成正弦波，线性调频波
本文帮助大家快速配置DDS核，并给出相应的仿真代码观察相应的波形。没有多余的讲解，先用起来再说。
2025-09-05 23:22:48
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原创 FPGA时序约束(四)--主时钟约束
前面几篇文章更多的是讲理解时序的作用，这一篇开始具体的讲一些步骤，可以当成工具书来看，我也会加一些相关的理解。
2025-09-02 11:42:56
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原创 FPGA时序分析(三)--基础知识
这篇文章引入了比较多的概念，如果直接看可能会有点抽象，但有了前面两篇文章建立的认识应该会容易理解一些。之后我们就开始讲具体的时序约束了。
2025-09-02 11:42:26
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原创 FPGA时序约束（二）--做时序约束，本质上是在干嘛
上篇文章说到的，由于实际中的电路器件不是理想的，需要一定的建立时间，保持时间才能完成正确的数据传输。而做时序约束，就是告诉FPGA相关的信息，让它可以去布局布线，从而满足建立时间保持时间的要求。这篇文章，将首先从set input delay这个具体的约束来分析一下这个过程。
2025-09-01 09:00:00
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原创 FPGA时序约束（一）--为什么要做时序约束
时序约束对于学FPGA的人来说，好像是一个比较“高深”的技术。初学者跑工程时，由于运行速率（时钟频率）比较低，往往不需要做这一步骤。好像也没啥影响。那为什么聊FPGA的时候总是逃不开这个东西呢，就让人感觉不会时序约束就没入门一样，找工作的时候很多招聘要求还把它放在加分项上。
2025-09-01 08:30:00
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原创 VIVADO自定义IP核的创建与后续的修改（非常详细）
写好了verilog代码或者BD文件后，比如我这里写了一个可设置位数的最简单的加法器endmodule然后按照以下图片中的流程进行打包以上为IP核的打包流程，记住自己的打包路径。以上就是IP核的创建和修改过程，希望对大家有所帮助。
2024-05-12 22:05:35
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原创 ZYNQ的中断系统
ZYNQ和STM32等嵌入式的操作系统非常相似，但由于PL端的硬件可以自己编程，所以在中断信号的触发方面会有些区别。这篇文件将介绍一个最简单但完整的中断相应过程。
2024-04-14 21:55:06
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原创 XILINX的IP核GTX的配置
看了众多文章，虽然很多已经写的很详细了，但很少有文章讲到各项配置的意义，选择这些选项是要干嘛，不选会咋样？这些问题在学习过程中一直困扰我，所以我写了这篇文章希望可以和我有同样问题的伙伴一起交流
2024-03-10 21:44:23
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原创 ZYNQ--PL与PS端的数据交互(PS端编程实现)
这篇文章的侧重点是讲思路的，讲为什么需要某一个步骤或者某一个东西，以及它和其他步骤的联系是什么
2024-02-27 09:14:22
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原创 1bit数字信号互相关系数的计算
最近的一个项目里面需要对1bit的数字信号做相关，没有找到非常直接的解答，所以把互相关系数在数字信号的情况下做了一个推导，并用matlab验证了其正确性。
2023-09-06 17:23:30
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空空如也
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