FPGADesigner《Vivado使用技巧系列》

本系列主要讲述Vivado各个方面的使用方法。文章内容和素材（图片、代码）大量参考了Xilinx官方文档，包括ug888到ug9xx和ug10xx的大量文档。本系列博客内容主要包括翻译官方文档、重新组织排版、修正少量官方文档中的错误、结合博主自己的Vivado使用经验。

如何学习Vivado？博主认为首先你要有个Xilinx 7系列的开发板，目前网上最便宜的才200左右，跟着开发板教程熟悉Vivado环境、基本的FPGA开发流程。当对FPGA开发设计、RTL设计已经熟悉到相当程度，需要使用Vivado的进阶功能时，再查阅Xilinx官方文档。学会阅读英文文档无论对哪个领域的学习都很重要。

市面上不乏存在一些以“Vivado入门”、“Vivado使用指南”等为卖点的书，博主也大致看了几本。但你只要阅读过Xilinx官方文档你就会发现，这些书的内容大多都是粗制滥造，不乏存在大量翻译官方文档的情况。内容组织排版在新手看来似乎有条有理，但实际都很差，与官方文档相比则相差甚远，且限于篇幅，很多细节都很笼统，很多地方有硬生生翻译一段过来凑篇幅的嫌疑。

上面我对当前市面上关于Vivado书籍的“批评”不是说博主觉得自己有多牛，或者说我自己的博文翻译和排版的有多好（肯定也有不恰当的地方），只是我个人的一些看法，毕竟现在书还是不便宜，网络上官方明明就提供了最优质的资源（部分文档还有配套实验，一般以tutorial为结尾）。博主也不觉得各位得靠我的博文来学习Vivado，这只是我自己的学习总结，也是为了我以后能更快地查阅。不过如果某些地方能帮助到各位，我也很荣幸。

Vivado使用技巧（1）：使用Tcl在Shell中进行FPGA开发：
https://blog.csdn.net/fpgadesigner/article/details/75304641

Vivado使用技巧（2）：封装自己设计的IP核：
https://blog.csdn.net/fpgadesigner/article/details/75309278

Vivado使用技巧（3）：Force Up-to-Date功能：
https://blog.csdn.net/FPGADesigner/article/details/81559415

Vivado使用技巧（4）：查找功能详解：
https://blog.csdn.net/FPGADesigner/article/details/81587089

Vivado使用技巧（5）：属性编辑器的使用：
https://blog.csdn.net/FPGADesigner/article/details/81587997

Vivado使用技巧（6）：Messages窗口管理：
https://blog.csdn.net/FPGADesigner/article/details/81637040

Vivado使用技巧（7）：使用IP核自带Testbench进行仿真：
https://blog.csdn.net/FPGADesigner/article/details/81775377

Vivado使用技巧（8）：Core Container打包IP核：
https://blog.csdn.net/FPGADesigner/article/details/81778631

Vivado使用技巧（9）：COE文件使用方法：
https://blog.csdn.net/FPGADesigner/article/details/81781560

Vivado使用技巧（10）：编辑与改写IP核源文件：
https://blog.csdn.net/FPGADesigner/article/details/81807296

Vivado使用技巧（11）：设置FPGA配置模式：
https://blog.csdn.net/FPGADesigner/article/details/81812288

Vivado使用技巧（12）：设置DCI与内部参考电压：
https://blog.csdn.net/FPGADesigner/article/details/81813240

Vivado使用技巧（13）：CSV文件定义IO Ports
https://blog.csdn.net/FPGADesigner/article/details/81868533

Vivado使用技巧（14）：IO规划方法详解：
https://blog.csdn.net/FPGADesigner/article/details/81874082

Vivado使用技巧（15）：DRC设计规则检查：
https://blog.csdn.net/FPGADesigner/article/details/81880018

Vivado使用技巧（16）：SSN转换噪声分析：
https://blog.csdn.net/FPGADesigner/article/details/81905597

Vivado使用技巧（17）：创建IBIS模型：
https://blog.csdn.net/FPGADesigner/article/details/81906587

Vivado使用技巧（18）：仿真功能概述：
https://blog.csdn.net/FPGADesigner/article/details/81913217

Vivado使用技巧（19）：使用Vivado Simulator：
https://blog.csdn.net/FPGADesigner/article/details/81916673

Vivado使用技巧（20）：Waveform功能详解：
https://blog.csdn.net/FPGADesigner/article/details/81948370

Vivado使用技巧（21）：仿真中的Debug特性：
https://blog.csdn.net/FPGADesigner/article/details/82019408

Vivado使用技巧（22）：综合策略与设置的选择：
https://blog.csdn.net/FPGADesigner/article/details/82052504

Vivado使用技巧（23）：综合运行与OOC：
https://blog.csdn.net/FPGADesigner/article/details/82054630

Vivado使用技巧（24）：HDL/XDC中设置综合属性：
https://blog.csdn.net/FPGADesigner/article/details/82083829

Vivado使用技巧（25）：Block Synthesis技术：
https://blog.csdn.net/FPGADesigner/article/details/82084629

Vivado使用技巧（26）：HDL编写技巧：
https://blog.csdn.net/FPGADesigner/article/details/82115568

Vivado使用技巧（27）：RAM编写技巧：
https://blog.csdn.net/FPGADesigner/article/details/82117562

Vivado使用技巧（28）：支持的Verilog语法：
https://blog.csdn.net/FPGADesigner/article/details/82425612

Vivado使用技巧（29）：约束功能概述：
https://blog.csdn.net/FPGADesigner/article/details/82792474

Vivado使用技巧（30）：使用时序约束向导：
https://blog.csdn.net/FPGADesigner/article/details/82808420

Vivado使用技巧（31）：时钟的约束方法：
https://blog.csdn.net/FPGADesigner/article/details/82871624

Vivado使用技巧（32）：IO延迟的约束方法：
https://blog.csdn.net/FPGADesigner/article/details/82873906

Vivado使用技巧（33）：时序异常：
https://blog.csdn.net/FPGADesigner/article/details/82898024

Vivado使用技巧（34）：路径分割现象：
https://blog.csdn.net/FPGADesigner/article/details/82900099