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RSS订阅原创 解决ubuntu环境下只安装xilinx sdk 没有顶层导航菜单file 栏
解决ubuntu环境下只安装xilinx sdk 没有顶层导航菜单file 栏
2022-07-14 16:09:01
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原创 Verilog 实现千兆网UDP协议 基于88E1111--PING
直接放结果：常规PING:奇数字节PING:PING实现就是将request内数据提取出来，再原路返还，比较复杂的就是数据的校验在数据之前，所以在接收时就需要算出校验结果，并在reply时提前写入。本系统应用fifo，在接收时将数据提前写入fifo，并在reply阶段返还。控制逻辑与ARP相似Verilog 实现千兆网UDP协议 基于88E1111–板级验证–增加ARP触发后开始准备reply，reply完成后解锁，开始进行其他数据发送操作 /* receive ICMP trigg
2021-09-25 11:22:42
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原创 以太网PHY芯片MDIO寄存器读写-verilog
MDIO实现还是比较简单的，应用xilinx FPGA内的VIO核就可以直接读写查看，如果板子有串口，做个简单的处理就可以直接通过电脑读写。时序如下图所示，将下面时序实现就可以实现读写，在实际应用时基本不需要配置，有特殊需求可以做一些应用，比如要监控网络是否掉线等对外接口： input clk_i, input rst_n, output MDC_o, input MDIO_i, output reg MDIO_o, inp
2021-09-25 10:57:13
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原创 千兆以太网PHY芯片调试-88E1111(RGMII接口-数据收发ECHO测试) Verilog实现python测试
基于88e1111以太网phy芯片，在K7平台上应用Verilog语言，PC为主端实现数据CALLBACK，并用python测试代码实现校验，并通过WIRESHARK实时监控。
2021-09-25 10:30:54
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原创 Verilog 实现千兆网UDP协议 基于88E1111--板级验证--增加ARP
增加ARP后，Board通过电脑端的APR请求获取PC端MAC地址及IP，所以宏定义内不定义Destination_MAC、Destination_IP。提取到顶层文件用以寄存器存储。`define Leading_code 64'h55_55_55_55_55_55_55_D5 `define Source_MAC 48'h00_11_22_33_44_08//`define Destination_MAC 48'h11_22_33_44_55
2021-04-22 17:31:25
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原创 Verilog 实现千兆网UDP协议 基于88E1111--数据接收
注：此版本没有添加ARP PING 等，未完待续。注：项目采用Verilog开发，基于Vivado编译器。注：本版本没有计算校验与上一篇相同开发环境，采用三段式状态机。同样，接收后将数据写入FIFO，相比于数据发送更为简单，只需在写入数据时同步拉高FIFO使能就可以。对外接口如下： input clk_i, //RX_clk input rst_n, /*eth interface*/ input Rxer_i, input
2021-04-13 16:42:47
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原创 Verilog 实现千兆网UDP协议 基于88E1111--数据发送
Verilog 实现千兆网UDP协议 基于88E1111–数据发送注：此版本没有添加ARP PING 等，未完待续。注：项目采用Verilog开发，基于Vivado编译器。UDP（User Datagram Protocol）一种基本的，低延迟的数据报。本章简单的实现了UDP数据包的发送。首先UDP协议通讯信息中包含：MAC地址，IP地址，端口地址等。这些信息在没有提供ARP模式时，需要提前数据，所以采用Verilog Head 文件，提前输入，方便修改，适配时，只需更改头文件。`define
2021-04-13 15:48:32
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空空如也
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