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RSS订阅原创 串行数据检测电路Verilog HDL语言描述，（阎石课后题6.35）
`timescale 1 ns/1 ps module Exercises6_35(CLK,RESET,M1,M2,Y,state); input CLK; input RESET; input M1,M2; output [1:0]state; output Y; //Frequency divide reg[22:0]cnt1; reg CLK_c; always@(posedge CLK or negedge RESET) if(!RESET) begin cnt1<=1’b0; CLK_c&l
2021-09-19 16:24:21
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原创 控制步进电机三相六状态工作的逻辑电路，用VerilogHDL语言描述(阎石数字电子技术第六章课后题6.34)
控制步进电机三相六状态工作的逻辑电路，用VerilogHDL语言描述(阎石数字电子技术第六章课后题6.34) 'timescale 1ns/1ps module Exercise6_34(CLK,RESET,M,A,B,C); input CLK;//clock 50MHz input M;//input control variable input RESET;//reset output reg A,B,C;//A B C three phase reg [22:0] cnt1;//division r
2021-09-15 15:00:26
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空空如也
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