FPGA
Verilog
Louis1874
这个作者很懒,什么都没留下…
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【Verilog】模块的结构、数据类型、变量和基本运算符号
本文为 Verilog 学习总结,讲解模块的结构、数据类型、变量和基本运算符号。原创 2020-07-30 22:49:40 · 887 阅读 · 0 评论 -
【Verilog】语法的基本概念
本文为 Verilog 学习总结,讲解 Verilog 语法的基本概念。原创 2020-07-30 22:48:17 · 1351 阅读 · 0 评论 -
【FPGA】Vivado 基本开发流程
本文为 FPGA 学习总结,欢迎分享交流。vivado 软件的使用着实让人头疼,尤其对于小白来说更是一种折磨。本篇文章通过简单的 MUX 程序教你快速简单的掌握 vivado 基本开发流程。原创 2020-07-22 20:37:25 · 7143 阅读 · 2 评论 -
【FPGA】Vivado 仿真
本文为 FPGA 学习总结,欢迎分享交流。运行环境windows10Vivado 2018.3Modelsim 10.7如何对编写的代码进行仿真?仿真对于我们 FPGA 的设计十分重要,我们用几个简单的例子进行讲解。Test bench 文件结构完整的测试文件结构为:module Test_bench();//通常无输入无输出/* 信号或变量声明定义逻辑设计中输入对应 reg 型逻辑设计中输出对应 wire 型使用 initial 或 always 语句产生激励例化待测试模块原创 2020-07-22 16:34:16 · 6078 阅读 · 0 评论 -
【FPGA】Vivado状态机设计
本文为 FPGA 学习总结,欢迎分享交流。运行环境windows10;Vivado 2018.3Modelsim 10.7状态机是数字逻辑系统的核心,是重要的时序电路。通常包括三个部分:一是下一个状态的逻辑 电路,二是存储状态机当前状态的时序逻辑电路,三是输出组合逻辑电路。状态机的结构如下图:根据状态机的输出信号是否与电路的输入有关分为 Mealy 型状态机和 Moore 型状态机。电路的输出信号与电路当前状态和电路的输入有关,称为 Mealy 型状态机;电路的输出信号仅与电路当前状态有关原创 2020-07-22 16:28:08 · 4540 阅读 · 0 评论 -
【FPGA】Verilog 基础
本文为 FPGA 学习总结。内容包括 FPGA 技术背景、基础语法、关键词、Verilog 中数值表示的方式、阻塞赋值和非阻塞赋值详解及对应例程原创 2020-07-22 16:21:37 · 419 阅读 · 0 评论 -
Vivado 中使用 vscode 编译器
因为 vivado 没有代码自动补全功能,效率很低,我们可以考虑使用 vscode 编辑 vivado。只需要在 vscode 中安装插件即可。原创 2020-07-22 16:18:52 · 2321 阅读 · 2 评论