待完善
崽象肚里能撑船
万事万物,不外乎--量变引起质变。
展开
-
Design Ware IP
Design Ware IP先在网上找了些对design ware解释的资料,下面的都是很久以前就有的,比较少,最新的也没能找到,先将就着看吧。DesignWare是SoC/ASIC设计者最钟爱的设计IP库和验证IP库。它包括一个独立于工艺的、经验证的、可综合的虚拟微架构的元件集合,包括逻辑、算术、存储和专用元件系列,超过140个模块。DesignWare和 Design Compiler的结合可以极大地改进综合的结果,并缩短设计周期。Synopsys在DesignWare中还融合了更复杂的商业IP(无原创 2020-07-05 22:10:24 · 4202 阅读 · 0 评论 -
仿真与综合需要注意的地方
仿真与综合需要注意的地方1.always@()里面的敏感列表不全的时候,会影响到仿真,但不会影响到综合,因为DC综合工具会自动补全为正确的敏感列表,多退少补,为什么自动补全,那是因为敏感列表的作用便是指定相关语句的驱动,而综合工具在compile的时候生成相应的电路,被驱动信号端自动由输入驱动端驱动,就是这样子。2.延时语句一般使用在仿真过程中,帮助设计者按照特定的方式产生激励或复位,但如果在设计RTL代码中出现了延时,仿真会识别,但DC综合工具不能识别,自动忽略不能综合的延时相关语句。后续想到什么就原创 2020-06-30 21:34:03 · 365 阅读 · 0 评论 -
既生‘组合逻辑’,何生‘时序逻辑’
既生‘组合逻辑’,何生‘时序逻辑’主要从下面三个方面来解答:1.纯组合逻辑电路有哪些缺点;2.纯组合逻辑电路完成不了什么功能;3.为什么需要时钟和寄存器;最近在写文章,详细内容后续补充上来。哈姆雷特,请保持前行!...原创 2020-06-29 23:30:46 · 257 阅读 · 0 评论 -
switch和if else对比
switch和if else对比switch…case写法:switch (表达式){ case 值1 : 语句1 break; case 值2 : 语句2 break; ... default : 语句n break; }if…else写法:if(boolean){ ...}else if(boolean){ ...}else if(boolean){ ...}else{ ...}由此看来,switch有点以空间换时间的意思,而事实上也的确如此。1.当分支较多时,原创 2020-06-29 23:26:22 · 505 阅读 · 0 评论 -
wire/reg之间的驱动关系
wire/reg之间的驱动关系在Verilog中,wire永远是wire,就是相当于一条连线,用来连接电路,不能存储数据,无驱动能力,是组合逻辑,只能在assign左侧赋值,不能在always @ 中赋值;但reg可以综合成register,latch,甚至wire(当其只是中间变量的时候),可以用于组合逻辑或者时序逻辑,能存储数据,有驱动能力,在always @模块表达式左侧被赋值。两个共同具有性质:都能用于assign与always @模块表达式的右侧。这是一个历史遗留问题。在 Verilog原创 2020-06-27 17:43:53 · 2010 阅读 · 0 评论 -
别混淆亚稳态和竞争冒险
别混淆亚稳态和竞争冒险亚稳态是时序逻辑的范畴竞争冒险是组合逻辑的范畴最近挺忙,后续补上。哈姆雷特,请保持前行!原创 2020-06-22 21:49:53 · 675 阅读 · 0 评论 -
正负Tskew对setup/hold time的影响
正负Tskew对setup/hold time的影响正Tskew对保持时间是不利的负Tskew对建立时间是不利的最近课题任务较忙,分析后续补上。哈姆雷特,请保持前行!原创 2020-06-22 21:29:51 · 1829 阅读 · 0 评论 -
传输门为什么是P/N双MOS结构
传输门为什么是P/N双MOS结构为什么不是直接单独的PMOS或者NMOS组成?P/N双MOS可以保证输出端OUT跟输入端IN端保持一致(IN理想高低电平是Vdd和0),就算有级联也不会出现信号失真的情况如果是单PMOS,在栅极电压为0时,输出高电平Vout就会变成Vin-Vt,级联情况下,输出高电平会逐渐降低Vt,直至高电平失效;当然,在栅极电压为1时,级联对输出的影响就会失效,因为不导通的缘故如果是单NMOS,在栅极电压为1时,输出低电平Vout就会变成Vin+Vt,级联情况下,输出高电平会逐渐增原创 2020-06-22 20:21:00 · 2455 阅读 · 0 评论 -
MOS管/MUX搭建各种门
MOS管/MUX搭建各种门这个应该都要会,最近课题任务较忙,后续会补上详细分析。哈姆雷特,请保持前行!原创 2020-06-22 19:59:08 · 1518 阅读 · 0 评论 -
Vdd降下来怎么这么难
Vdd降下来怎么这么难Vdd降低后,负载电容充放电速度变慢,直接会使得整个电路速度变慢,从而限制了最高频率的上限;Vdd降低后,Vol和Voh回随之降低,相应的噪声容限也会降低,电路稳定性下降...原创 2020-06-22 19:53:03 · 496 阅读 · 0 评论