Design Ware IP

最新推荐文章于 2023-07-30 15:17:00 发布

崽象肚里能撑船

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分类专栏：待完善文章标签： verilog

本文链接：https://blog.csdn.net/weixin_44502896/article/details/107146073

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DesignWare是Synopsys提供的一套广泛使用的集成电路设计IP库，包含逻辑、算术、存储和专用元件等140多个模块。它与Design Compiler结合使用能优化综合结果并缩短设计周期。DesignWare库中还包括大量仿真模型，覆盖FPGAs、uP、DSP、uC、peripherals等多个领域。此外，DesignWare提供预优化的复杂功能模块，如超前进位加法器、乘法器等，以满足高速芯片设计需求。在FPGA应用中，通常需要使用synplify_premier作为综合工具来支持DesignWare。

摘要由CSDN通过智能技术生成

Design Ware IP

先在网上找了些对design ware解释的资料，下面的都是很久以前就有的，比较少，最新的也没能找到，先将就着看吧。

DesignWare是SoC/ASIC设计者最钟爱的设计IP库和验证IP库。它包括一个独立于工艺的、经验证的、可综合的虚拟微架构的元件集合，包括逻辑、算术、存储和专用元件系列，超过140个模块。DesignWare和 Design Compiler的结合可以极大地改进综合的结果，并缩短设计周期。Synopsys在DesignWare中还融合了更复杂的商业IP（无需额外付费）目前已有：8051微控制器、PCI、PCI－X、USB2.0、MemoryBIST、AMBA SoC结构仿真、AMBA总线控制器等IP模块。
　　DesignWare中还包括一个巨大的仿真模型库，其中包括170,000多种器件的代时序的功能级仿真模型，包括FPGAs (Xilinx, Altera,…), uP, DSP, uC, peripherals, memories, common logic, Memory等。还有总线(Bus-Interface)模型PCI-X, USB2.0, AMBA, Infiniband, Ethernet, IEEE1394等，以及CPU的总线功能仿真模型包括ARM, MIPS, PowerPC等。

在RTL设计中，经常要用到一些标准的cell（单元），有一些很简单，如普通的加法器，寄存器，常用的组合逻辑等等。这些一般的我们都直接用语言直接描述出来。但是对于一些复杂的逻辑功能，往往设计起来比较麻烦，或者自己设计出来的综合后时序比较差。比如，超前进位加法器，全加器，乘法器（