Verilog电路设计
文章平均质量分 61
常用Verilog电路设计,包括笔试面试,整理所得
d_b_
这个作者很懒,什么都没留下…
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verilog电路设计:同/异步fifo、按键消抖、无毛刺时钟切换电路、二进制/格雷码转换
【代码】verilog电路设计:同/异步fifo、按键消抖、无毛刺时钟切换电路、二进制/格雷码转换。原创 2023-06-18 15:53:13 · 341 阅读 · 0 评论 -
Verilog:generate-for 语句(用法,及与for语句区别)
文章目录Abtract1、generate语法2、generate常用的几种情况举例说明1). generate-for循环语句2).generate-conditional条件语句3).generate-case分支语句3、Conclusion4、generate-for 与 常规for 循环不同1)使用举例2)结论参考链接:https://www.cnblogs.com/nanoty/archive/2012/11/13/2768933.htmlAbtractgenerate语句允许细化时间(El转载 2020-08-04 18:20:29 · 26884 阅读 · 0 评论 -
2021秋招笔试(2)
文章目录忆芯1、与非门电路图,版图,0/1/x/z真值表忆芯1、与非门电路图,版图,0/1/x/z真值表原创 2020-10-26 17:58:57 · 343 阅读 · 0 评论 -
Verilog6-分频器
文章目录Verilog实现分频器1、偶数分频2、奇数分频非50% 占空比的N倍奇数分频:50% 占空比的N倍奇数分频方法1:方法2:方法3:状态机实现方法4:上升、下降沿触发生成两时钟信号 ,二者相与作为时钟 产生 奇数 n 分频方法5:状态机3、任意占空比的任意分频Verilog实现分频器参考链接:https://blog.csdn.net/limanjihe/article/details/52383101参考链接:https://www.cnblogs.com/zhangxianhe/p原创 2020-10-10 20:42:37 · 1984 阅读 · 0 评论 -
Verilog13、阻塞赋值、非阻塞赋值 傻x行为大赏
@[toc]s阻塞赋值、非阻塞赋值傻x行为大赏关于阻塞赋值和非阻塞赋值的问题,记录一下1、组合逻辑对同一个变量赋值module experiment( input clk, input rst_n, input [15:0] data_in ); /****************************** 实验1:组合逻辑用阻塞赋值,可以对同一个变量赋值 ************************/ reg [3:0] mem1 [0:3]; reg [原创 2020-12-11 15:39:22 · 169 阅读 · 0 评论 -
Verilog3-glitch_free_clock_switching(无毛刺时钟切换电路)
文章目录Verilog 实现 glitch free clock Switching(无毛刺时钟切换电路)1、有毛刺的时钟切换电路2、相关时钟源(同步时钟)的毛刺保护3、无关时钟源(异步时钟)的毛刺保护Verilog 实现 glitch free clock Switching(无毛刺时钟切换电路)要求:输入sel、clka 、clkb,sel 为1输出为 clka,sel为0 输出 clkb参考文章:http://www.asic-world.com/examples/verilog/syn_fi原创 2020-10-10 20:38:57 · 1635 阅读 · 2 评论 -
Verilog10-verilog_HDL 数字集成电路设计与应用(chapter4)
文章目录verilog_HDL 数字集成电路设计与应用(chapter4)1、Verilog三种设计方法2、Verilog模块的结构描述方式分类4、n个变量,2^n^种组合方式7、n个触发器可以构成 n 位,2^n^个状态的 二进制数码的移位寄存器8、8bits加法器10、提高复杂组合逻辑运算速度的方法12、采用流水线的办法可以提高层次多的复杂组合逻辑的运算速度Verilog HDL题目verilog_HDL 数字集成电路设计与应用(chapter4)1、Verilog三种设计方法抽象描述(sum原创 2020-10-10 20:47:55 · 367 阅读 · 0 评论 -
clock-gating整理
文章目录clock gating 理解1、latch双稳态器件常见锁存器结构SR锁存器D锁存器2、clock gating(clock low-active) latch + AND gating 电路(clock high-active)latch + OR gating 电路clock gating 理解1、latch参考:https://www.cnblogs.com/IClearner/p/6443539.html双稳态器件稳定状态为0或1两种举例:交叉耦合反相器假设初始Q为1,则可原创 2020-09-29 09:43:28 · 8752 阅读 · 4 评论 -
verilog1-跨时钟域传输
文章目录跨时钟域传输1、方法单bit信号:两级寄存器同步多bit信号:双口RAM,异步FIFO、握手信号2、单bit信号:两级寄存器同步1)慢时钟域到快时钟域2) 快时钟域到满时钟域异步FIFO跨时钟域传输1、方法单bit信号:两级寄存器同步多bit信号:双口RAM,异步FIFO、握手信号2、单bit信号:两级寄存器同步1)慢时钟域到快时钟域肯定可以采到// clka为慢时钟,clkb为快时钟module trans_s2f (input clka,clkb,rst_n,原创 2020-10-10 20:34:47 · 816 阅读 · 0 评论 -
Verilog8-常用电路(2)
文章目录1、用Verilog实现 串并转换lsb 优先msb 优先2、序列检测器:有“101”序列输入时输出为1,其他情况下输出为03、Verilog实现一个异步双端口 RAM,4、Verilog实现分频器 —— 见专题5、Verilog 实现 glitch free clock Switching(无毛刺时钟切换电路)—— 见专题6、用Verilog实现异步复位同步释放电路7、Verilog实现按键消抖电路8、Verilog实现同步FIFO —— 专题9、 Verilog 实现异步FIFO —— 专题10原创 2020-10-10 20:44:59 · 1053 阅读 · 0 评论 -
verilog12、参数化加法器树
突然发现百度和Google都搜索不到参数化加法树的写法,这里贴出一个单周期纯组合逻辑版本供参考。VHDL参数化加法树是类似的,这里就不列出了。这里实现的是倒二叉树类型的加法树,纯组合逻辑,奇偶加数均支持自动生成。大概是下图的结构参数有三个:IN_WIDTH: 每一个输入加数的位宽;NUM: 加数个数;OUT_WIDTH: 输出结果尾款,注意加法树每一层中间结果均会增加1bit,输出位宽不能太小,否则会发生截断。输入输出:a: 所有加数concat在一起,位宽IN_WIDTH*NUMa转载 2020-12-11 15:18:37 · 1249 阅读 · 1 评论 -
verilog 流水线控制
数字IC设计、Verilog设计、流水线原创 2022-11-18 14:04:26 · 504 阅读 · 0 评论 -
Verilog:generate、for、always 语句用法与电路结构对比
文章目录1、always-for2、 for-always3、generate_for_always3.1、generate-always-for4、for-assign5、generate-for-assign6、always@(*)-for7、for-always@(*)8、generate_for_always@(*)仿真结果最近写Verilog时,对于for循环相关不是很清楚,所以写了一些代码对比一下不同写法的结果,记录一下,如有错误请多多指正,不喜轻喷。1、always-for代码:reg原创 2020-11-16 15:44:53 · 16644 阅读 · 5 评论 -
verilog11、pipeline 学习笔记
文章目录pipeline 总结1、[简易流水线实现](https://zhuanlan.zhihu.com/p/56317767)不用流水线方式流水线方式2、[ valid/ready 信号结合pipeline](https://blog.csdn.net/rill_zhen/article/details/45980039)3、[流水线设计高速乘法器(移位实现)](https://www.runoob.com/w3cnote/verilog-pipeline-design.html)设计原理乘法器设计 -翻译 2020-11-17 19:53:06 · 1736 阅读 · 0 评论 -
Verilog7-常用电路(1)D除法器、计数器、分频、mux、加法器、乘法器、数据比较器、编译码器、序列发生器、序列检测器、FIFO、读存储器、时钟占空比、加法树乘法器、RAM、SPI
文章目录能用Verilog 描述的常用电路结构:1、D触发器2、计数器3、分频3.1 奇数倍分频3.2 偶数倍分频3.3 小数分频(如1.5倍)4、多路选择器5、加法器5.1 超前进位加法器6、乘法器6.1 加法器树乘法器7、数据比较器8、数字编码、译码器9、序列发生器9.1 序列发生器9.2伪随机码发生器10、序列检测器10.1 状态图(FSM)两段式状态机3段式状态机11、FIFO12、读存储器数据13、时钟信号13.1 占空比50%的时钟信号13.2 占空比可设置的时钟信号13.3 产生具有相位偏移的原创 2020-10-10 20:43:51 · 2092 阅读 · 0 评论 -
Verilog5-单比特信号跨时钟域传输
文章目录单比特信号跨时钟域传输1、时钟域2、亚稳态3、多级寄存器处理3.1 信号从B到A(慢到快)3.2 信号从A到B(快到慢)单比特信号跨时钟域传输参考链接:https://www.cnblogs.com/rouwawa/p/7501319.html#45271131、时钟域单时钟域:电路中所有触发器都是用一个全局网络,比如FPGA的主时钟输入多时钟域:设计中有多个时钟输入2、亚稳态含义:触发器的输出无法在某个规定时间内达到一个确定的状态说明:在建立时间和保持时间定义的时间窗口上原创 2020-10-10 20:41:45 · 1714 阅读 · 5 评论 -
Verilog14、Verilog乘法、比较、数值表示
文章目录1、示例代码:2、仿真结果3、结论3.1、Verilog乘法:3.2、Verilog比较:3.3、Verilog 数制:verilog 中关于乘法结果的有无符号计算、比较的有无符号、数值的表示形式1、示例代码:( input clk, input rst_n, output [7:0] out0, output [7:0] out1, output [7:0] out2 ); wire [3:0] a; wire [3:0] b; assign a =原创 2021-01-13 14:44:30 · 2574 阅读 · 0 评论 -
2021秋招笔试(3)
文章目录格科微2.写一个三分频电路,Verilog4.跨时钟域传输深度计算6.时序分析7.OPPO离散傅里叶变换(2个小题)根据描述写出真值表;画出卡诺图并化简;画出电路图;用 74ls138实现的连接方式模拟题目:计算静态工作点;电路会出现饱和失真还是截至失真?为什么?如何改进?斯特威稳压管电路:电路能否空载?允许的负载电路范围是多少?ASIC设计流程和FPGA设计流程?有什么异同?建立时间, 保持时间裕量计算公式?违例如何修复?什么是异步复位,同步释放?有什么作用?静态功耗和动态功耗是什么?包含哪些内容原创 2020-10-26 18:44:58 · 903 阅读 · 0 评论 -
Verilog4-IIC总线的原理与Verilog实现
文章目录IIC总线的原理与Verilog实现一、原理介绍IIC总线在通信中的几种状态1、空闲状态2、起始状态和结束状态3、有效的树位传输4、应答信号与非应答信号IIC 总线的读写过程1、主机通过 IIC 总线往从机中**写数据**2、主机通过 IIC 总线从 从机中**读数据**三、设计举例1、IIC 发送模块 设计结构、输出、输入结构发送过程时序抽象出状态机之后,写代码前分析一下代码中要注意的一些关键点:2、IIC 接收模块设计接收模块端口及框图接收一个字节数据时序接收模块注意事项IIC总线的原理与Ve原创 2020-10-10 20:40:16 · 1749 阅读 · 0 评论 -
Verilog9-Verilog_HDL数字集成电路设计与应用(chapter2,3)
文章目录Verilog_HDL数字集成电路设计与应用2.3.4 逻辑运算符2.3.5 按位运算符2.3.6 归约运算符2.3.7 移位运算符2.3.8 条件运算符2.3.9 连接和复制运算符3.1数据流建模3.2 行为级建模3.2.1 过程语句3.2.2 语句块3.2.3 过程赋值语句3.2.4 过程连续赋值语句3.3结构化建模3.3.1 模块级建模课后习题3.1 连续赋值语句 与 过程赋值语句3.2 连续赋值语句描述4选1数据选择器3.33.43.53.83.10 case,casex,casez3.14原创 2020-10-10 20:46:36 · 1084 阅读 · 0 评论 -
Verilog2-FIFO的原理Verilog实现
文章目录FIFO 用Verilog实现一、FIFO 整理1、FIFO简介2、多时钟域设计中,不同时钟域数据如何进行交换?3、时序电路如何实现延时?4、非同源时钟同步化:二、异步FIFO设计1、FIFO的 空/满 检测**FIFO为空**:读写指针相等时。FIFO为满:读写指针再次相等时区分满状态 和 空状态二进制FIFO指针的考虑用格雷码对比,判断空/满状态2、异步FIFO结构3、异步FIFO设计步骤4、异步FIFO设计5、FIFO相关问题三、同步FIFOFIFO 用Verilog实现简介:https原创 2020-10-10 20:37:23 · 2213 阅读 · 0 评论