uboot源码学习（6）DDR内存基本原理

DRAM位存储原理：Word Line表示行地址，Bit Line表示列地址。当Word Line有效时，整行被选中。Bit Line有效时，再选中特定的列，将1位数据保存在Data In/Out Buffers中。Word Line和Bit Line组成一个Memory Array。

×2 DRAM:一个BANK由2个Memory Array组成；
×4 DRAM:一个BANK由4个Memory Array组成；
×8 DRAM:一个BANK由8个Memory Array组成；
如上图所示：其中×4 part 组成1个bank，表示4个Memory Array组成1个bank。即当发送一个固定地址时，一次可以从1个bank同时读出4位数据。
一个DRAM芯片 由8个bank组成。也称为Memory Device。8个Bank的作用是：轮换着读出8位，从而节省刷新时间和预充电时间。地址线[BA0:BA2]3位来选择每次要读出的Bank。
一个Rank由5个DRAM芯片组成。
一个DIMM由2个Rank组成。

上图所示，K4T1G164QE型号的DDR，本文中研究的DDR是16Mbit×8I/Os×8banks，其中16Mbit表示寻址范围是16Mbit，8I/Os表示1个Array一次可以输出8位数据，8banks表示1个Device有8个banks组成。

DDR2的原理图之1如上图所示。其中nRAS和nCAS表示Row Address Strobe和Column Address Strobe，即行地址锁存信号和列地址锁存信号。DM信号是Data Mask，表示当不需要某个数据时，可以将DQ的数据屏蔽，此信号各个芯片不共用，最小可以屏蔽1个字节。ODT信号，表示在高速信号传输过程中，配置匹配电阻，减小导线的信号反射，提高信号质量。

DRAM进化图：

SDRAM和DDR 的时序简图：

上图中DDR SDRAM中DQS信号在读的过程中没有作用。在写的过程中，因为用作数据准备好的标志信号，告诉DDR可以锁存数据了。因为DDR SDRAM中下降沿用掉了，所以补充一个DQS信号。DQS是一对差分信号，在使用中可以配置使用单根线还是差分线。在各个DDR芯片中不是共用的。

DLL原理图：将CLKint往后延迟，使之和CLKext信号之间的延迟消除。

S5PV210端的DDR管脚定义：