Xilinx System Generator 乘加器组合逻辑引入的时序违约问题
解决时序违约问题问题描述问题定位IP核内部Path问题解决问题分析结论问题描述使用Xilinx System generator搭建了一个波形处理应用,在Equalization均衡处理中使用到乘法、加法和除法IP核,使用后编译出现时序违约数值偏大问题。问题定位打开"Implementation"中的"Report Clock Interaction",发现除了跨时钟域"Inter-clock paths"存在时序违约问题外,单个时钟域内部"Intra-clock paths"也存在时序违约问题。
原创
2020-12-28 14:49:25 ·
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