verilog--用于电路设计--0

verilog中的触发器主要是D触发器

D触发器分为 ----有复位引脚的D触发器

                      ----无复位引脚的D触发器

组合逻辑

always 组合块： 变量类型为 reg

assign 语句    ：变量类型为wire

always 块语句 特点

使用（*）代表所有的敏感信号

使用阻塞赋值符号 “=”

复位，给出变量的初始值，确保综合后不会生成锁存器

一个语句执行不需要放到 begin  end，多条语句需要放到begin end

case 和 if else

case(变量）

变量范围1：begin ...end

变量范围2：begin ...end

...

变量范围n：begin ...end

default:begin ...end

endcase

case(常量）

变量中的bits值为常量1：begin ...end

变量中的bits值为常量2：begin ...end

...

变量中的bits值为常量3：begin ...end

default:begin ...end

endcase

if else

if

else if

...

else if

else

PS:else 作为if else if 遗漏的剩余情况，所以else 只能有一个。else if可以无限个

assign 赋值语句

wire a,b,c,d;

assign c=(a & b) | (!a & b) & d;