数电和Verilog-条件和循环语句

A.6 条件和循环语句

条件语句

• if…else

//只有if
if(a > b) 
    语句;

//if..else
if(a > b) 
    语句1;
else
    语句2；

    //if...else if...else
if(a > b)
    语句1;
else if(a == b)
    语句2;
else 
    语句3;

//多个语句时使用begin...end
if(a > b)
    语句1;
else if(a == b)
    语句2;
else begin
    语句3;
    语句4;
    ...
    语句n;
end

• case…endcase

用于解决多分支的选择问题。

想象一下有下面这种多条件分支判断的时候：

if(条件1)begin
    语句;
end
else if(条件2)begin
    语句;
end
...
else if(条件n)begin
    语句;
end
else begin
    语句；
end

显然不如下面这样更加简洁清楚，另外从仿真效率的角度来考虑，也应该使用下面这样来描述。

case(表达式)
    条件1：begin
        语句;
    end
    条件2：begin
        语句;
    end 
    ...
    条件n：begin