数电和Verilog-组合逻辑实例一：解码器

程序员Marshall

已于 2022-05-27 11:35:48 修改

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分类专栏：数电和Verilog基础文章标签： fpga开发

于 2022-05-27 11:31:24 首次发布

本文链接：https://blog.csdn.net/weixin_44915807/article/details/125000839

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本文介绍了2-4解码器的原理和Verilog实现，包括设计模块和测试模块的详细内容。通过仿真验证了解码器功能，并提供了仿真结果和配套代码下载，帮助读者深入理解解码器的工作机制。

摘要由CSDN通过智能技术生成

A.11 组合逻辑实例一：解码器

什么是解码器？

根据输入编码进行解码，解码输出的bit位中只有一个与其余位不一样。这里默认为2-4解码器。

输入select	输出z
00	1110
01	1101
10	1011
11	0111

设计模块

//文件路径：a.11/src/decoder.v
module decoder(enable,select,z); //声明模块名以及端口列表
  parameter SELECT_WIDTH = 2; //指定输入端select的位宽参数，该参数可以通过例化进行传递
  localparam Z_WIDTH = (1 << SELECT_WIDTH);//根据SELECT_WIDTH参数来计算出本地参数
    									   //即输出端位宽

  input enable; //解码的使能端口，只有为1的时候才开始解码
  input[SELECT_WIDTH-1:0] select; //输入的待解码的选择端口
  output reg [Z_WIDTH-1:0] z; //输出结果的端口

    always@(enable or select or z)begin //用于解码的组合逻辑，只要敏感列表中的信号变化就重新计算输出结果
    if(enable)
      z = ({Z_WIDTH{1'b1}} ^ (1 <