《Verilog数字系统设计教程》夏宇闻 第四版思考题答案(第11章）

第11章复杂数字系统的构成

1.利用数字电路的基本知识解释，为什么说即使组合逻辑的输入端的所有信号同时变化，其输出端的各个信号不可能同时达到新的值？各个信号变化的快慢由什么决定？
答：由于逻辑门和布线有延迟，因此没有办法使实际电路的输出与理想的布尔方程计算完全一致，可以说实际组合逻辑电路输出的瞬间不确定性是无法避免的。所以说即使组合逻辑的输出端的所有信号同时变化，其输出端的各个信号不可能同时到达新的值。各个信号变化的快慢与逻辑门和布线造成的传输延时有关。
2.如果组合逻辑的输入端信号非常快，其输出端的逻辑关系能否正确？变化快到什么程度以后，就没有正确的输出？如果还有正确输出，但时间片段很小，有什么办法可以加长正确输出的时间片？
答：其输出端的逻辑关系不能确定是否正确。当快到比确定下一个状态所使用的组合电路延迟都快，就没有正确的输出了。在输出端后加一个寄存器，有一个时钟控制，时钟周期宽度尽可能大些。
3.为使运算组合逻辑有一个正确的输出，为什么必须在复杂运算组合逻辑的输入与输出端增加寄存器组来寄存数据？
答：由于逻辑门和布线有延迟，因此没有办法使实际电路的输出与理想的布尔方程式计算完全一致，可以说实际组合逻辑电路输出的瞬间不确定性是无法避免的。如果能使组合逻辑电路的输入端稳定一段时间，即所有的输入信号在一段相对较长的时间段里不再发生变化，虽然在稳定时间片段的刚一开始由于冒险竞争现象会产生与理想情况不一致的毛刺或输出不确定的情况，但只要稳定时间片段大于最长的路径延迟，就可以取得组合逻辑电路的理想输出，如果能躲开输出不确定片段，在理想稳定输出