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RSS订阅原创 一文搞懂用Ultra Libraian 生成Altium Designer 元器件库的方法
一、引言Ultra Librarian是一款可以将bxl封装文件转换成封装库的软件，其基于云的库，该库中有超过 8 百万种符号、封装，以及带有供货商 ECAD 中性数据输出选择的 3D 模型。该库以业内最大的 ECAD 元器件库为后盾，代表了 400 多家制造商。轻松找到您所需的零件，导出至 22 种不同的 CAD 工具。二、准备工作首先是下载和安装Ultra Libraian软件。下载和安装过程和普通软件差不多，一直next即可，安装完成后需要重启电脑。http://webe..
2021-07-26 23:49:24
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原创 一文搞懂高速电路中的电源设计
一块单板常常涉及多种电源，常见的如5V，3.3V，2.5V，1.8V，1.5V，1.2V，1.0V，0.9V，0.75V等，如此多种类的电源不可能都直接通过背板从电源获得，一般，单板仅有一种或两种输入电源，再由他们产生单板器件上所需要的电源。一、电源架构常用的电源架构有两种：集中式电源架构（CPA）和分布式电源架构（DPA）。集中式电源架构：指系统由一个独立电源供电，并由这个独立电源直接变换得到单板所需要的各种电源。其缺点在于，对单板上的每种电源，都需要采用隔离式的DC/DC电源模块，而隔离式电源模
2020-08-25 11:48:19
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原创 笔试I2C知识总结
一、I2C总线的概念I2C总线通过两线串行数据线（SDA)和串行时钟线(SCL)在连接到总线的器件间传递信息，每个器件都有一个唯一的地址识别，而且都可以作为一个发送器或接收器（由器件的功能决定）。器件在执行数据传输时也可以被看作是主机或者从机，主机是初始化总线数据传输并产生传输时钟信号的器件，此时，任何寻址的器件都被认为是从机。I2C总线是一个多主机总线，这就是说可以连接多于一个能控制总线的器件到总线。如果两个或多个主机尝试发送信息到总线，在其他主机都产生0的情况下，首先产生一个1的主机将丢失仲裁。仲裁
2020-08-19 14:55:05
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翻译 一文搞懂FPGA的跨时域处理
一、为什么要跨时域？如果一个设计中只用了一个clock，那就只有一个时钟域。如果在一个设计中有多个时钟去控制不同的接口，那就是有多个时钟域，我们在实际中都会遇到跨时钟域的问题。当时钟不匹配时，就需要进行同步化，否则可能出现亚稳态，从而造成整个设计的不稳定。二、相关概念解释1.脉冲信号：跟随时钟，信号发生转变2.电平信号：不跟随信号，信号发生转变3.亚稳态：数据的转变没有符合时钟采样所需要的setup/holdtime时间，在时钟的上升沿或下降沿到来时正好采到数据的变化状态，此时，由于数据并没有
2020-06-11 09:41:29
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翻译 详解ASIC设计流程及用到得EDA工具
一、引言ASIC即(Application Specific Integrated Circuit)专用集成电路。IC设计可以分为两个部分：前端设计（逻辑设计）和后端设计（物理设计），这两个部分并没有统一严格的界限，凡涉及到工艺相关的设计可以称为后端设计。二、前端设计流程1.规格制定芯片规格也像功能列表一样，是客户向芯片公司提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。2.详细设计根据客户提出的规格要求，拿出设计解决方案和具体时间架构，划分模块功能。3.HDL编码使用硬件描述
2020-06-06 14:27:18
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转载 一文搞懂有限状态机FSM
1.什么是有限状态机？有限状态机（Finite State Machine,FSM),有时候也简称状态机，它是一种数学模型，通常用来设计电脑程序或者时序电路。它被构思为一个抽象的机器，并且在某个时刻只能处于一个有限的数字代表之下。组成元素：输入、输出、状态、状态转移条件；描述方式：状态转移图、状态转移表、HDL描述分类：按照输出的产生方式，可以将状态机分为两类：Moore:时序逻辑的输...
2020-04-03 09:19:10
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转载 用verilog实现卖报纸机
题目：画状态机，接收1，2，5分钱的卖报纸机，每份报纸5分钱。程序代码：module maibaoji(input clk,input rst,input [2:0]din,output reg [1:0]dout);parameter idle = 0,st1 = 1,st2 = 2,st3 = 3,st4 = 4,st5 = 5,st6 = 6;reg [2:...
2020-04-02 11:08:00
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转载 使用一片74LS74实现四分频
1.问题要求使用一片74LS74搭建四分频电路。2.74LS74介绍74LS74是一个集成2个D触发器，可以用作寄存器、移位寄存器，分频计数器等。分频原理把 U1 的 ~Q1 输出端接到 D1 输入端， 需要分频的信号输入 时钟信号输入端 CLK1，这样每来一次 CLK1 脉冲 使 D触发器的状态就会翻转一次（输出高电平转为低电平 或 输出低电平转为高电平），所以来两次 CLK1 脉冲就...
2020-04-01 12:54:22
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转载 一文搞懂FPGA的Verilog分频
0.引言分频器是指输出信号频率为输入信号频率整数分支一的电子电路，在许多的电子设备中需要各种不同的信号协同工作，例如电子钟，频率合成器，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到多需要的各种频率成分，分频器是一种主要的变换手段。早期的分频器多为正弦分频器，随着数字集成电路的发展，脉冲分频器渐渐取代了正弦分频器。下面以Verilog HDL为基础介绍占空比为50%的分频器。1.偶分...
2020-04-01 11:01:39
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原创 quartus II13.1出现current license file does not support the EP4CE10F17C8器件
一、dll文件没有修改成功，可以从quartus 启动时有没有骏龙的标志看出来，这是破解没有成功的问题，重新破解；二、修改license文件里面的网卡号时没有注意格式，例如网卡号后面缺了一个空格或者网卡号里面有几个–等等；三、在破解时，复制sys_cpt.dll到bin目录下时出现错误，注意bin和bin64，如果是64位的，应当复制到bin64下；...
2020-01-17 15:55:21
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原创 FPGA出现白屏的原因及解决方案
1.可能是屏幕没有插好，把屏幕拔下来，重新再插一次；2.有可能是该FPGA出产时，不支持你屏幕的格式，询问厂家是否支持你使用的屏幕，换成厂家合适的屏幕；3.屏幕的驱动程序被无意擦除了，重新烧录驱动屏幕的程序。...
2020-01-16 15:22:49
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原创 Quartus ii入门常见错误集锦
一、安装时，文件夹不能包含中文名，否则报错修改建议：文件夹名一律用英文。二、在综合时出现如下错误verilog文件（.v）里的模块名和顶层实体名(一般就是.v文件的文件名)不一致。修改意见：将两者改为一致即可。...
2020-01-03 19:43:43
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翻译 电路知识积累之差分线和包地
一、差分线1.差分信号：差分信号就是驱动端发送两个等值、反向的信号，接收端通过比较这两个电压的差值来判断逻辑状态是0还是1；2.差分线:承载差分信号的那一对走线就是差分走线；3.差分线的优势：a.差分信号减小了潜在的电磁干扰（EMI),由于两根信号的极性相反，他们对外辐射的电磁场可以互相抵消耦合的越紧密，互相抵消的磁力线就越多，池放到外界的电磁能量越少。b.时序定位精准，由于差分信号...
2019-12-21 16:27:16
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翻译 电路知识积累之接地
1.问题的引出模拟地和数字地单点接地,只要是地，最终都要接到一起，然后入大地。如果不接在一起就是"浮地"，存在压差，容易积累电荷，造成静电。地是参考0电位，所有电压都是参考地得出的，地的标准要一致，故各种地应短接在一起。人们认为大地能够吸收所有电荷，始终维持稳定，是最终的地参考点。虽然有些板子没有接大地，但发电厂是接大地的，板子上的电源最终还是会返回发电厂入地。如果把模拟地和数字地大面积直接相连...
2019-12-15 11:19:11
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翻译 电路知识积累之0欧电阻
一、0欧电阻的定义零欧姆电阻又称为跨接电阻器，是一种特殊用途的电阻。0欧姆电阻的并非真正的阻值为零，欧姆电阻实际是电阻值很小的电阻。正因为有阻值，也就和常规贴片电阻一样有误差精度这个指标。电路板设计中两点不能用印刷电路连接，常在正面用跨线连接，这在普通板中经常看到，为了让自动贴片机和自动插件机正常工作，用零电阻代替跨线。二、0欧电阻的作用在电路中没有任何功能，只是在PCB上为了调试方便...
2019-12-15 11:14:25
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翻译 电路知识积累之磁珠篇
1.为什么用磁珠？数字电路工作在开关状态，对电源电压干扰严重，因此在一些复杂的电路中，数字电路与模拟电路采用不同的稳压电源，数字电路与模拟电路分开布线，最终一点共地。相信很多在学习信号的人都懂得要区分信号地跟模拟地，最终用一个零欧磁珠将两者连接在一起。2.磁珠是什么？磁珠实际上等效于电阻跟电感串联，在电路功能上，磁珠和电感是原理相同的，只是频率特定不同罢了。因此磁珠的应用便是根据它的通直阻交...
2019-12-15 11:11:20
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原创 《Verilog数字系统设计教程》夏宇闻 第四版思考题答案(第16章）
第16章 复杂时序逻辑电路设计实践1.什么是同步状态机？答：所有的触发器的时钟端都连接在一个共同的时钟信号上，所以状态的改变只可能发生在时钟的跳变沿上。2.设计有限同步状态机的一般步骤是什么？答：（1）逻辑抽像，得出状态转换图；（2）状态简化；（3）状态分配；（4）选定触发器的类型并求出状态方程、驱动方程和输出方程；（5）按照方程得出逻辑图。3.为什么说把具体问题抽像成嵌套的状态...
2019-12-10 10:36:20
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原创 《Verilog数字系统设计教程》夏宇闻 第四版思考题答案(第18章）
第18章 虚拟器件/接口、IP和基于平台的设计方法及其在大型数字系统设计中的作用1.为什么要设计虚拟模块？答：为确保复杂系统设计能赶上瞬息万变的市场变化和逻辑设计的精确，并提高一次流片的成功率，以降低设计和制造成本。2.虚拟模块有几种类型?答：2种，设计IP和验证IP.3.为什么在ASIC设计中要尽量利用商业化的虚拟模块和IP技术？答：因为对商业化的虚拟模块有着严格的要求，不但要求在系...
2019-12-09 16:31:12
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翻译 《Verilog数字系统设计教程》夏宇闻 第四版思考题答案（第7章）
1.为什么在多模块调试的情况下monitor需要配合monitor需要配合monitoron和$monitoroff来工作？monitoron和monitoron和monitoroff任务的作用是通过打开和关闭监控标志来控制监控任务monitor的启动和停止，这样使得程序员可以很容易的控制monitor的启动和停止，这样使得程序员可以很容易的控制monitor何时发生。monitoron来启动m...
2019-11-27 11:06:54
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翻译 《Verilog数字系统设计教程》夏宇闻 第四版思考题答案（第6章）
1.怎么理解initial语句只执行一次的概念？在仿真开始时，initial语句只执行一次，但initial语句里面的语句可能不只执行一次。因为如果是while循环，虽然initial语句是执行一次，但只要是进了while循环，则会执行到仿真结束。2.在initial语句引导的过程块中是否可以有循环语句？如果可以，是否与思考题1，互相矛盾？可以，并不互相矛盾。initial语句确实是只执行了...
2019-11-27 11:02:42
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翻译 《Verilog数字系统设计教程》夏宇闻 第四版思考题答案（第4章）
1.逻辑运算符与按位逻辑运算符有什么不同，它们各在什么场合使用？用逻辑运算符运算时是两个操作数进行逻辑运算，而按位逻辑运算符是两个操作数对应的每一位进行逻辑运算。逻辑运算符多用于条件的判断，按位逻辑运算符用于信号的运算和检测。2.指出两种逻辑等式运算符的不同点，解释书上的真值表。两种逻辑运算符有很大的区别。“===” 要求两个比较数完全一样，无论高阻还是未知，只要每位完全相同即可。 “= =...
2019-11-27 11:00:04
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翻译 《Verilog数字系统设计教程》夏宇闻 第四版思考题答案（第3章）
1.模块由几个部分组成？由描述接口和描述逻辑功能两部分组成。2.端口分为几种？三种：输出口，输入口，输入/输出口。3.为什么端口要说明信号的位宽？因为如果不说明信号的位宽可能会在信号发生改变时发生错误，不容易看出接收到的信号的数据宽度，就很难进行数据的处理。4.能否说模块相当于电路图中的功能模块，端口相当于功能模块的引脚？可以那样说，每个模块都有特定的功能，而功能的实现就必须依靠具体...
2019-11-27 10:53:40
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翻译 《Verilog数字系统设计教程》夏宇闻 第四版思考题答案（第2章）
1.Verilog语言有什么作用？可描述顺序执行和并行执行的程序结构；用延迟表达式或事件表达式来明确的控制过程的启动时间；通过命名的事件来触发其它过程里的激活行为或停止行为；提供了条件如if-else，case等循环程序结构；提供了可带参数且非零延续时间的任务程序结构；提供了可定义新的操作符的函数结构；提供了用于建立表达式的算术运算符，逻辑运算符，位运算符；Verilog HDL语...
2019-11-27 10:48:38
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翻译 《Verilog数字系统设计教程》夏宇闻 第四版思考题答案（第1章）
1.什么是硬件描述语言？它的主要作用是什么？硬件描述语言是一种用形式化方式来描述数字电路和系统的语言。它的主要作用是：数字电路系统的设计者利用这种语言可以用上层到下层（从抽象到具体）逐步描述自己的设计思想，用一系列分层次的模块来表示及其复杂的数字系统。2.目前世界上符合IEEE标准的硬件描述语言有哪两种？它们各有什么特点？符合IEEE标准的硬件描述语言是Verilog HDL和VHDL两种。...
2019-11-27 10:46:17
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翻译 《Verilog数字系统设计教程》夏宇闻 第四版思考题答案（绪论）
1.什么是信号处理电路？它通常由哪两大部分组成？信号处理电路是进行一些复杂的数字运算和数据处理，并且又有实时响应要求的电路。它通常由高速数据通道接口和高速算法电路两大部分组成。2.为什么要设计专用的信号处理电路？因为有的数字信号处理对时间的要求非常苛刻，以至于用高速的通用处理器也无法在规定的时间内完成必要的运算。通用微处理器芯片是为一般目的而设计的，运算的步骤必须通过编程编译后生成的机器码指...
2019-11-27 10:42:52
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翻译 《Verilog数字系统设计教程》夏宇闻 第四版思考题答案（第14章）
第14章 深入理解阻塞和非阻塞赋值的不同1.用带电平敏感列表触发条件的always块表示组合逻辑时，应该用哪一种赋值？答：阻塞赋值2.用带时钟沿触发条件的always块表示组合逻辑时，应该用哪一种赋值？答：非阻塞赋值。3.为什么不能在多个always块中为同一变量赋值？答：多个always块中为同一变量赋值可能会导致竞争冒险即使使用非阻塞赋值也可能产生竞争冒险。4.为什么不能用dis...
2019-11-27 10:37:18
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翻译 《Verilog数字系统设计教程》夏宇闻 第四版思考题答案(第11章）
第11章复杂数字系统的构成1.利用数字电路的基本知识解释，为什么说即使组合逻辑的输入端的所有信号同时变化，其输出端的各个信号不可能同时达到新的值？各个信号变化的快慢由什么决定？答：由于逻辑门和布线有延迟，因此没有办法使实际电路的输出与理想的布尔方程计算完全一致，可以说实际组合逻辑电路输出的瞬间不确定性是无法避免的。所以说即使组合逻辑的输出端的所有信号同时变化，其输出端的各个信号不可能同时到达新...
2019-11-27 10:03:41
1962
翻译 《Verilog数字系统设计教程》夏宇闻 第四版思考题答案（第10章）
第10章 如何编写和验证简单的纯组合逻辑模块1.写出8位加法器和8位乘法器的逻辑表达式，比较用超前进位逻辑和不用超前进位逻辑的延迟。答：用超前进位逻辑可以减少由于逐位进位信号的传递所造成的延时。2.为什么用算术操作符表示的加法器和乘法器能通过综合器转变为成逻辑电路？除了用算术操作符的表达式实现加法器和乘法器外，是否可以直接引用可配置的参数化实例来实现算术操作电路？答：因为库中已经存在着...
2019-11-25 17:02:54
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