Verilog语法笔记

已于 2023-01-20 16:55:06 修改
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文章标签： fpga开发
于 2023-01-18 10:12:17 首次发布
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版权

本篇文章用于专门记录在Verilog学习过程中，对语法本身产生的困惑

目录

数据类型

reg 和 wire 的区别和用法

参考链接
重点记录如下：

  • wire
    "wire"在物理上对应导线
  • reg
    "reg"在物理上对应寄存器

赋值运算“=”和“<=”的区别

参考链接
重点记录如下：

  • “=”是阻塞赋值
    阻塞赋值：阻塞赋值语句是在这句之后所有语句执行之前执行的，即后边的语句必须在这句执行完毕才能执行，所以称为阻塞，实际上就是顺序执行。
    一般组合逻辑电路使用阻塞赋值，即assign语句一般使用"="阻塞赋值。
  • “<=”表示非阻塞赋值
    非阻塞赋值：非阻塞赋值就是与后边相关语句同时执行，即就是并行执行。
    一般时序电路使用“<=”非阻塞赋值。

赋值运算“ = =”和“= = =”的区别

参考链接
重点记录如下：

parameter的用法

结构

如何理解always@(posedge clk or negedge clk)?

为什么后面不用跟 begin***end ?

丛林法则1943
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