qxm96-CSDN博客

原创 Axi_full Xilinx笔记（三）

1.写通道start_single_burst_write:这是一个脉冲信号，维持一个时钟拉高就置零（他直接驱动了一个写周期）awaddr再一次写地址通道握手并读取数据之后，直接加一个burst_len,产生新的数据为下一个写周期走准备wdata（最重要的）我们发现再xilinx的官方代码中，再awready置零之后的每个时钟更新一个数据写入从机。下方是xilinx官方代码的data gen部分只要 wnext 拉高我们就可以把新的数据写入从机。那知道了这些我们就好办了。

2024-04-30 15:23:03 510

原创 Axi_full Xilinx 学习笔记（二）

上文我们已经讨论过axi master中需要关注信号，本文让我们以主机的视角来看看我们都需要做什么？端口信号辅助信号。

2024-04-29 14:27:55 34

原创 Axi_full Xilinx 学习笔记（一）

AXI 已经是bd设计环节，与官方代码对接环节中不可或缺的通信握手模块。

2024-04-29 13:17:46 404

原创 Verilog inout 端口的使用

首先补充一点，其实驱动input，output时，Vivado也会在综合时自动添加响应的buffer原语。--》但是对于inout端口，vivado不会自动添加buf原语，所以我们需要手动添加iobuf.记住T==1时，io是接受其他模块的输入端口，o<=io,(简单来说T==1时，读取O端口就可以把数据从别的模块读入)T==0时，io是输出模块，io<=i(我们把该模块的数据通过io输出给其他模块)想驱动inout端口可以直接使用Xilinx iobuf 原语。目标：看完就可以实现驱动自由。

2024-04-06 10:58:22 195

原创 Verilog中的inout端口一文搞定（挑战300字以内说明白）

T=1时 IO端口对外变为Z高阻状态，高阻状态常常用作输入端口的电气特性即无论外部输入信号=0或者1，都不会产生短路 IO-->O (I 禁用) 注：Z不是意味这IO信号就是Z了，如果这时候，我们对IO赋值，O也就被同时赋值了。inout端口：顾名思义双向端口（与inout端口相连的只能时inout端口）T=0时 IO端口表现为输出端口 I-->IO （O禁用）这个原语就是T来控制IO的属性。

2024-04-05 23:07:37 234

原创 VERILOG和VHDL语法对比字典

写代码的时候，经常遇到VHDL的代码和Verilog代码混用的情况。因为，平时接触VHDL，或者Verilog少就会导致工作效率变低。下面把VHDL 的语法结构与Verilog的语法结构对比，做成一个字典，方便大家读代码。把wire，reg改成signal , 把调用的原件声明一边。1，VHDL 是不区分reg，wire, 在VHDL 中一律命名为 signal。VHDL有点像C, 我们在编写main（）之前要定义一些全局变量，常数。2, VHDL代码分为声明部分，和逻辑部分。时序逻辑，或者组合逻辑。

2024-03-28 17:09:26 287

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原创 Axi_full Xilinx笔记（三）

原创 Axi_full Xilinx 学习笔记（二）

原创 Axi_full Xilinx 学习笔记（一）

原创 Verilog inout 端口的使用

原创 Verilog中的inout端口一文搞定（挑战300字以内说明白）

原创 VERILOG和VHDL语法对比字典

空空如也

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原创 Axi_full Xilinx笔记（三）

原创 Axi_full Xilinx 学习笔记（二）

原创 Axi_full Xilinx 学习笔记（一）

原创 Verilog inout 端口的使用

原创 Verilog中的inout端口一文搞定 （挑战300字以内说明白）

原创 VERILOG和VHDL语法对比字典

空空如也

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原创 Verilog中的inout端口一文搞定（挑战300字以内说明白）