Verilog inout 端口的使用

最新推荐文章于 2024-05-28 15:25:16 发布
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本文介绍一下，inout端口的verilog驱动代码。

目标：看完就可以实现驱动自由

想驱动inout端口 可以直接使用Xilinx iobuf 原语

首先补充一点，其实驱动input，output时，Vivado也会在综合时自动添加响应的buffer原语。这些原语可以稳定信号，以便FPGA内部和外部使用。--》但是对于inout端口，vivado不会自动添加buf原语，所以我们需要手动添加iobuf.

第二，对于inout 我们一般对其 设定为wire型。

                 T:reg

如何使用iobuf？

记住T==1时，io是接受其他模块的输入端口，o<=io,(简单来说T==1时，读取O端口就可以把数据从别的模块读入)

      T==0时，io是输出模块，io<=i(我们把该模块的数据通过io输出给其他模块)

qxm96
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