verilog(基础知识)

摘要：主要写自己的学习内容，可能不完整

概述

1. 对硬件描述，主要是对芯片设计进行
2. 验证人员对其进行验证
3. 对应标准单元库，以及一些模拟的IP进行行为级别的描述

行为级别，数据流，结构化方式（使用门和实例化语句）

通过线来实现组合或者时序的逻辑，通过组合逻辑或者时序逻辑来实现

一个数字系统通过多个系统，通过一定的连线来实现。

模块

模块是基本的描述单位，用于描述某个设计的功能或者结构的以及其他模块的通信方法的外部端口

时延

信号在电路中的传输的时延信息，

说明：
通过顶层调用子模块来实现，来实现整体功能

书写格式

可读性，每一个语句都需要有“ ； ”
除了endmodule其他每一行结束都需要；

模块组成

设计：就是可综合性的设计
首先完成代码的设计，然后对相应的语法进行综合，通过always 和assign的方式可以实现相应的方式

书写方式

• 一个模块哟用一个文件
• 模块名要与文件名要同名
• 一行一个语句
• 信号方向按照收入ÿ