哈德维尔-CSDN博客

原创 TCL学习（一）——如何在Capture OrCAD中运行脚本

Capture CIS是一款功能强大的EDA绘图软件。使用TCL脚本不仅可以增加安全性，还能自动完成许多重复性工作，提高工作效率。本文旨在讲述如何搭建TCL运行环境并运行示例程序，适合新手。

2023-05-18 20:00:00 2054 1

原创 FPGA系列：例化官方IP核

在Block Desgin中可以非常直接地调用IP，但是如果我们不需要画BD图，而是在写.v文件时需要使用IP核时，可以通过如下方法例化并调用IP。1、打开IP目录2、定制需要的IP，确认3、在PROJECT MANAGER的IP Source下找到定制的IP，打开.veo文件即可找到例化的代码。...

2022-03-07 20:18:20 1898 1

一、添加ILA习惯的添加方式有三种：在BD设计中添加ILA IP、例化IP核并在.v文件中调用或在需要观测信号前添加标记语句(* MARK_DEBUG = "TRUE" *)1、在BD设计图中，添加ILA IP，设置好IP，连接时钟和需要观测的信号。2、在IP目录中找到ILA ，添加并例化。在IP SOURCE找到对应文件，复制到.v文件中，连接对应信号。3、添加标记语句后进行综合，打开综合，set up debug，设置对应的信号。二、观测波形烧写程序后打开设备，进入到ILA界

2022-01-17 16:20:25 4065

原创 FPGA学习笔记：问题汇总

1、分析综合时，Vivado右上方显示Multiple Block runs failed。已有接近半个月的时间没有跑程序，在写完程序后进行分析综合总是出错。心情不好把电脑管家卸载，尝试着进行综合，竟然通过了。想必是不经意间将某个进程阻止。比较见鬼的是，一般管家禁止后就不能允许，这确实很令人头疼。该文会不断更新，记录在学习过程中遇到的难题和解决办法。欢迎留言和关注。......

2021-10-08 17:02:12 5685

原创 FPGA系列：ZCU102开发板上的第一个工程（MIG控制器）

该工程是XILINX官网上提供的一个例程。刚拿到ZCU102时没有拿到资源，自行在官网上查找有关资料进行学习，发现官网有提供例程便从这里开始熟悉我的新板子。XILINX官网：Xilinx -灵活应变. 万物智能.一、软硬件准备 ZCU102开发板，需要连接电源和右上角的JTAG。进入官网搜索XCU102，可以检索到XCU102有关的原理图、数据手册和例程等。我们找到XTP432-ZCU102 MIG Tutorial(v11.0)，下载...

2021-09-17 11:25:05 4835 7

原创 Verilog中时序逻辑、组合逻辑以及状态机设计

初涉Verilog，在学习过程中希望通过CSDN平台记录自己学习的过程，同时分享相关知识。文中如有差错希望读者谅解并请指出。时序逻辑电路与组合逻辑电路的区别时序逻辑电路中，输出不仅与输入有关，还与之前的状态有关。组合逻辑电路中，输出与输入有关，与之前的状态无关。在设计的过程中，为了便于维护和理解，一般将状态控制和数据输出分开设计。状态控制由当前状态与输入（如果有）确定即将跳转的下一状态。可见这部分逻辑与之前状态有关，故使用时...

2021-09-08 16:42:02 2027

原创阻塞赋值与非阻塞赋值的区别

非阻塞赋值的意思就是每条赋值语句的结果直到always块的结尾才能确定。例如阻塞赋值：always@(posedge clk) beginQ1=1'd1;Q2=Q1;end其等效为Q2=Q1=1。从实现的角度来看，它是由两个D触发器并联的结构而非级联。当第一个 always结束时，Q2和Q1将同样为1。而非阻塞赋值always@(posedge clk) beginQ1<=1'd1;Q2<=Q1;end等效为Q1=1，Q2=Q1。从实现的角度来看，它是两个触发器...

2021-09-04 14:29:03 1133

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