逻辑器件输出高阻态时，输出端口的电平是什么状态呢？

  高阻态是逻辑器件输出端口的一种状态，当端口处于高阻态时，输入端口的电平变化不会引起输出端口变化，不会对与之相连的后级输入端口或总线产生影响，对于总线架构的电路极为重要。
  输出端口处于高阻态时，输出端口处于一种随机状态，电平可能处于任意位置，此时有微弱的输入或输出电流，通常为几个微安左右。重点是高阻态时，对后级连接的负载无驱动能力，而与电平状态无关。