数字IC设计笔试面试汇总
文章平均质量分 65
weixin_45230720
这个作者很懒,什么都没留下…
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数字IC设计之 ASIC电路设计流程
对设计的功能进行仿真验证,需要激励,常用工具有Mentor的Modelsim、Synopsys的VCS、以及Cadence 的NC-Verilog等,该部分称为前仿。在时序上进行分析,常用工具为Synopsys的PT工具,一般用在后端设计中,由版图生成网表去STA更准确一些。常用的是等价性检查,对比HDL设计和综合后的网表功能是否有等价性,常用工具为Synopsys的Formality工具。需要指定特定的综合库,添加约束文件,综合得到门级网表(Netlist)。:加入了布局布线延迟,更真实的时序分析。原创 2023-09-12 20:43:22 · 275 阅读 · 0 评论 -
数字IC笔试面试题之--时钟偏斜(skew)与抖动(jitter)
(数据传输时间不变,本来满足STA分析,不会出现问题。但是时钟倾斜变大,当前时钟上升沿来临变晚,导致保持时间不在满足)但是时钟倾斜变小,下一时钟上升沿来临变早,导致建立时间不在满足)有些误差或不确定因素是仿真中无法预见的,设计者只有通过周密的思考和实际经验的积累来逐步提高系统设计的水平。这一误差来源于时钟自身(如:晶振、PLL电路的偏差),与噪声、干扰以及电源变化有关。可以看出,时钟抖动可能导致时钟上升沿比期望值来的更早或更晚。可以看出,同一时钟上升沿,到达D1和D2的时间不同。这一时间差,即为时钟偏移。原创 2023-09-08 22:04:10 · 790 阅读 · 0 评论 -
数字IC设计笔试面试经典题(1-10)
如下图所示的spice中给激励的语句和波形:原创 2023-09-08 16:32:39 · 2130 阅读 · 0 评论