亚稳态问题汇总
文章平均质量分 93
weixin_45230720
这个作者很懒,什么都没留下…
展开
-
跨时钟域中单比特处理的基本知识点
我们继续看,既然这个pulse synchronizer中+间利用了2flop,那么2flop的3edge要求就必须要满足,换句话说,我们转化成为的level的信号Tq要足够长。但是这样做的缺点也很明显,就是将aclk的data进行了扩展,两次的同步也增加了延时,这是为了达到每次变化都同步而付出的代价。如果没有这样频率的关系,那就得对adata有要求了,adata的变化不能很迅速,要稳定足够长的时间,这样才不会让bclk域错过值,具体怎么做呢?Latch能够存储住状态,靠的是上面的背靠背的反相器。原创 2023-09-11 22:35:12 · 187 阅读 · 0 评论 -
数字IC设计之时序逻辑中的亚稳态问题
以CPU取指令3ns、分析4ns、执行1ns为例● 流水线周期: 执行最长操作所花费的时间,也是流水过程中每输出1个结果花费的时间,即4ns● 操作时间: 只执行1次全部操作花费的时间,即3+4+1=8ns● n个数据流水线时间: 执行1次流水共执行n次操作花费的时间,公式 操作时间 + (n-1)×流水线周期● 吞吐率: 输出结果数量 / 流水线时间。n个数据流水线吞吐率为 n / [操作时间 + (n-1)×流水线周期]原创 2023-09-11 16:42:30 · 223 阅读 · 0 评论 -
数字IC设计之组合逻辑中的竞争冒险问题
两个输入信号同时的现象(即一个由1- > 0, 另一个从0 -> 1),称为竞争。指组合逻辑电路中,多个输入信号变化传输到同一个门级电路时,时间上有先有后的现象引起竞争的原因就是时延,竞争会导致冒险)因竞争导致在输出端可能产生的现象,称为冒险。分为功能冒险和逻辑冒险.●:电信号发生电平跳变时,在导线上传输的时间。原创 2023-09-11 09:52:14 · 804 阅读 · 1 评论