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RSS订阅原创 verilog与数字系统仿真——modelsim命令仿真
modelsim可以通过编写编写命令的方式进行自动化仿真，方便了仿真过程。下面给出几个实例，介绍用命令进行仿真的流程。
2024-02-10 18:09:43
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原创 verilog与数字系统仿真——generate批量控制代码生成
2、此例中“full_adder_1bit”是模块名，“gen_adder”是循环的名字，在modelsim仿真中此名字生成实例名，见下图，关于“full_adder_1bit_inst”，笔者目前尚不明确该名字的含义，欢迎读者评论区指出。上述例子中，有两个generate语句块，第一个语句块用于批量生成一位全加器，第二个语句块用于将前级的进位值连接至后级的输入，从而级联出多位加法器。3、对于“co2ci”，此名同样是循环名字，同样可以省略，注意，省略时前方的“：”也要去掉。
2024-02-08 18:01:47
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原创 verilog与数字系统仿真——可综合的函数
Verilog的函数由于不含时序控制逻辑，因此在可综合的电路设计中，通常被应用于组合逻辑的设计。
2024-02-07 14:16:12
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空空如也
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