verilog与数字系统仿真——modelsim命令仿真

最新推荐文章于 2024-05-03 17:11:02 发布

竹篱攻城狮

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分类专栏： verilog与数字系统仿真文章标签： fpga开发

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modelsim可以通过编写编写命令的方式进行自动化仿真，方便了仿真过程。下面给出几个实例，介绍用命令进行仿真的流程。

一、基本仿真流程

这个模块描述了一个分频器：

module f_divide #(
    parameter DIVI_NUM = 6'd2
)
(
    input clk_in,
    input rstn,
    output reg clk_out
);

reg [5:0] counter; 
always @(posedge clk_in or negedge rstn) begin
    if(!rstn)
        counter <= 'd0;
    else
        counter <= (counter == DIVI_NUM - 6'd1) ? 6'd0 : counter + 6'd1;
end

always @(posedge clk_in or negedge rstn) begin
    if(!rstn)
        clk_out <= 1'd0;
    else if(counter == DIVI_NUM/2 - 6'd1)
        clk_out <= 1'd0;
    else if(counter == DIVI_NUM - 6'd1)
        clk_out <= 1'd1;
    else
        clk_out <= clk_out;
end

endmodule

测试代码：

module test_sim();

reg clk;
reg rstn;

initial begin
    clk = 1'd0;
    rstn = 1'd0;
    #10;
    rstn = 1'd1;
    #1000;
    $stop;
end

always #5 clk = ~clk;

wire clk_out;

f_divide #(
    .DIVI_NUM (6'd2)
)
f_divide_inst
(
    .clk_in  (clk    ),
    .rstn    (rstn   ),
    .clk_out (clk_out)
);

endmodule

将这两段代码分别放在两个.v文件中，存为一个文件夹下，这里命名为test：

在test文件夹中新建一个.f文件，里面存放“f_divide.v”和“test_sim.v”文件的相对路径，如下图：

关于相对路径，可参考这篇文章：verilog 相对路径与绝对路径_verilog跨模块引用相对和绝对-CSDN博客

test文件夹中再新建一个.do文件，内容如下：

打开modelsim，将文件夹目录转到test文件夹：

命令窗口中输入“do cmd.do”并按回车键，运行.do文件：

将信号拖拽至波形窗口：

点击波形窗口并按ctrl+s键保存：

回到cmd.do文件，重新加入添加波形和运行仿真的语句：

命令窗口中重新输入“do cmd.do”并按回车键，再次运行.do文件，即可看到波形：

二、define文件的包含

在写verilog代码时，经常会将所有的预定义都写进一个文件中，习惯性地命名为“define.v”。下面介绍如何将define.v包含进仿真工程中。

方法1

用`include"xxx"，其中xxx为相对路径，例如下面的分频器模块，引用了define.v中定义的分频系数DIVI_NUM：

`include "./include/define.v"
module f_divide
(
    input clk_in,
    input rstn,
    output reg clk_out
);

reg [5:0] counter; 
always @(posedge clk_in or negedge rstn) begin
    if(!rstn)
        counter <= 'd0;
    else
        counter <= (counter == `DIVI_NUM - 6'd1) ? 6'd0 : counter + 6'd1;
end

always @(posedge clk_in or negedge rstn) begin
    if(!rstn)
        clk_out <= 1'd0;
    else if(counter == `DIVI_NUM/2 - 6'd1)
        clk_out <= 1'd0;
    else if(counter == `DIVI_NUM - 6'd1)
        clk_out <= 1'd1;
    else
        clk_out <= clk_out;
end

endmodule

其中，define.v文件存在test文件夹下的include文件夹中：

内容如下：

`define DIVI_NUM 6'd2 //6bits and >=6'd2

仿真测试代码：

module test_sim();

reg clk;
reg rstn;

initial begin
    clk = 1'd0;
    rstn = 1'd0;
    #10;
    rstn = 1'd1;
    #1000;
    $stop;
end

always #5 clk = ~clk;

wire clk_out;

f_divide f_divide_inst
(
    .clk_in  (clk    ),
    .rstn    (rstn   ),
    .clk_out (clk_out)
);

endmodule

按照上一节的流程进行仿真，仍然可以看到波形：