verilog与数字系统仿真——可综合的函数

         Verilog的函数由于不含时序控制逻辑，因此在可综合的电路设计中，通常被应用于组合逻辑的设计。函数的引入，方便了一些组合逻辑的写法，下面模块中的函数实现了一个大小端转换的功能：

module test(
    input  [9:0] data_in,
    output [9:0] data_out
);

assign data_out = invert(data_in);

function [9:0] invert(
    input [9:0] data_in
);
integer i;
for(i=0;i<10;i=i+1) begin
    invert[i] = data_in[9-i];
end
endfunction

endmodule

测试代码：

`timescale  1ns/1ns
module test_sim();


reg  [9:0] data_in;
wire [9:0] data_out;
initial begin
    data_in = 10'd0;
end

always #10 data_in = data_in + 10'd1;

test test_inst
(
    .data_in (data_in),
    .data_out(data_out)
);

endmodule

波形图：