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FPGA设计
文章平均质量分 82
kawhi Young
这个作者很懒,什么都没留下…
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FPGA设计高级技巧(五)--使用FIFO结构处理多比特跨时钟域信号
跨时钟域传输数据目前用的最多的方法是使用先入先出(FIFO)结构。FIFO可以用于在两个异步时钟域之间传输多比特信号。通常看到的FIFO应用包括在两个标准总线之间传输数据,以及从可突发访问的存储器中读出数据或者对其写入数据。现对FIFO处理跨时钟域突发数据的能力进行分析:在数据传输中,数据可能到达某个时钟域的间隔是完全随机的,有时候或许会面临一个很大的突发数据块。这种情况下,处在另一个时钟域的接收设备只能以指定的速率来处理数据。异步FIFO的结构如下图所示,一个FIFO被用于缓存数据,这样在原创 2022-04-26 16:13:25 · 1366 阅读 · 0 评论 -
FPGA设计高级技巧(四)
目录1.多bit信号跨时钟域同步处理1.1多bit信号融合1.2多周期路径规划1.多bit信号跨时钟域同步处理当在时钟域之间传递多bit数据时,普通的同步器并不能保证数据传递的安全性。在多时钟的设计中,工程师会犯一个错误即同一事务处理含有需要从一个时钟域向另一个时钟域传递的多位跨时钟数据,并忽略了同步采样这些跨时钟位的重要性。跨时钟域传递多bit信号的问题是:在同步多个信号到一个时钟域时将可能偶发数据变化歪斜(skew),这种数据变化歪斜最终会在第二个时钟域的不同时钟上升沿上被.原创 2021-05-08 10:51:42 · 370 阅读 · 0 评论 -
FPGA设计高级技巧(三)
-------------------------------------------------接上一篇博文----------------------------------------------------------1.2、单比特信号跨时钟域的同步处理1.2.3、使用三级触发器对亚稳态进行同步处理衡量一个电子产品的可靠性指标是平均故障间隔时间(mean time between failure,MTBF);对于大部分应用来说,计算所有跨时钟边界信号的MTBF是非常重要的。1.2.4原创 2021-05-04 17:32:02 · 411 阅读 · 0 评论 -
FPGA设计高级技巧(二)
目录1、逻辑设计中的时钟域1.1、pll对时钟域的管理1.2、单比特信号跨时钟域的同步处理1.2.1、亚稳态及其危害1.2.2、处理亚稳态的经典办法---双触发1.2.3、使用三级触发器对亚稳态进行同步处理1.2.4、如何同步快速信号到慢速时钟域1、逻辑设计中的时钟域单一时钟域是指只有一个独立的网络可以驱动整个设计中所有触发器的时钟端口。FPGA通常需要在两个不同时钟频率系统之间交换数据。在系统之间通过总线I/O接口接收和发送数据,处理异步信号,以及为带门控时钟的低功耗A原创 2021-04-27 18:22:51 · 470 阅读 · 0 评论 -
FPGA设计高级技巧(一)
FPGA设计笔记(一): 前言: 现代fpga的结构越来越复杂,经常会涉及到多时钟域的设计。其中对于功能电路来说,复位结构都必不可少。在同步逻辑设计中如何很好地处理异步复位,甚至在多时钟域之间传递(异步)复位信号也是逻辑工程师经常面临的问题与挑战。 接下来将从fpga逻辑设计的基本指导原则和代码优化方法进行学习;比如时钟域处理、如何进行速度和面积的互换和优化等等;实际应用中需要从FPGA硬件电路设计开始。fpga工程师在对设计进行系统联调时,如果对电路设计不了解,很可能会妨碍逻辑...原创 2021-04-25 16:17:10 · 3677 阅读 · 0 评论